基于异质结的hemt晶体管的制作方法
【专利摘要】异质结结构，也称之为异质结构，尤其适用于高电子迁移率晶体管(HEMT)，其包括基底；设置在基底上的缓冲层，它为基于来自第III列氮化物具有大带隙的半导体材料，所述缓冲层(1)非意欲掺杂n型载流子；设置于缓冲层之上的阻挡层，它为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中阻挡层的带隙Eg2的宽度小于缓冲层的带隙Eg1的宽度。其中，该异质结结构还额外地包括意欲掺杂的区域，它为与缓冲层的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中并且在沿着正交于基底平面的方向上具有预定厚度，其中所述区域包含在缓冲层中。
【专利说明】
基于异质结的HEMT晶体管
技术领域
[0001]本发明一般涉及适用于采用异质结构实现高电子迀移率晶体管(HEMT晶体管)的技术。它更具体地涉及可据其实现该晶体管的异质结构。
[0002]本发明尤其适合于在诸如风能或太阳能的可再生能源的发电、变换和/或管理装置中所使用的电力电子器件的领域，也适合于低生态影响运输的领域。
【背景技术】
[0003]数年之前，诸如风能或太阳能的可再生能源已成为解决石油能源消耗和全球变暖的可选择的可行解决方案。此外，诸如电车、火车或甚至电动车的低生态影响的运输方式需要开发更为适用的电力电子组件尤其是电力电源开关。
[0004]具体的说，要改进集成电路形式的半导体类型的组件，例如功率晶体管，主要是基于这些组件的固有属性，以便能提高它们的可用电压范围和/或它们的最大切换频率。它们还旨在提出用于允许大量制造以便减少制造成本的完全集成的解决方案。
[0005]当时，诸如MOS晶体管(“金属氧化物半导体”)或IGBT晶体管(“绝缘栅双极性晶体管”)这类仅仅基于硅(Si)的电力组件可以实施此类功能。然而，使用Si所固有的属性使得此类组件的技术演化十分困难。
[0006]近几年来，很多研究项目已经通过使用宽带隙材料来实现新的电力组件，例如高电子迀移率晶体管，也称之为HEMT晶体管，找到了可供选择的解决方案。
[0007]碳化硅(SiC)和氮化镓(GaN)似乎成为最有前途的两种材料，原因在于高临界电场和大工作温度范围。然而，无论非常卓越的结果如何，基于SiC的电力组件都会面临进入大众市场的困难，因为受限于SiC晶片的尺寸(目前直径最大为100至150mm)。此外，目前还存在着一些问题，因为此类组件涉及管控的缺陷，还涉及制造方法的重复性。
[0008]就电力组件的设计而言，看起来GaN较SiC是一种非常具有吸引力的替代品。实际上，在关于导通电阻/耐电压能力的比率的折中方面，与Si或SiC相比，GaN是一种更为有效的半导体材料。这一比率，否则被称为品质因数，它具有电源开关静态性能的基本特征。
[0009]图1示出了HE M T晶体管所使用的一种异质结电子结构的示例。此异质结电子结构包括多个基于GaN的层，各层都具有可控的固有特征且逐层堆叠，包括:
[0010]基底W;
[0011]在基底上的第一层I，称为缓冲层，由其带隙或“间隙”Egl作为特征的第一材料
[0012]Ml构成；以及，
[0013]第二层2，称为阻挡层，在第一层I之上并由其带隙或“间隙”Eg2作为特征的第
[0014]二材料M2构成，其中Egl小于Eg2。
[0015]采用这一类型的结构，二维电子气体的形成和流通，本领域技术人员的术语称之为2DEG，有可能在位于异质结的两种材料Ml和M2之间的界面处由具有较小间隙Egl材料Ml所形成的沟道C中。采用这一结构，就有可能将高二维电子气体密度与高载流子移动率相组合，以便获得具有大漏极电流的HEMT晶体管，这是电力电子应用的一项必需的条件。
[0016]很多研究项目通过提出多种解决方案来研究和处理位于ALGaN/GaN异质结附近的二维电子气体约束的管控及改进。这些解决方案可集中于GaN层的沉积，以便修改异质结构的某些固有属性，从而以此方式获取具有相对较高切换速度和相对适度损耗的HEMT晶体管。它们还可包括创建新的MOS-HEMT类型的结构。
[0017]以此方式，举例来说，作者Hongwei等在2008年IEEE的出版物“Enhanced deviceperformance of AlGaN/GaN HEMTs using thermal oxidat1n of electron-beamdeposited Aluminum for gate oxide”中提出了一种M0S-HEMT晶体管结构。该刊物展不了传统HEMT晶体管的结构的性能提升，它可通过在栅极附近增加氧化层而获得。与传统HEMT结构相比，以此方式所获得的MOS-HEMT结构具有更小的漏电流和更大的漏电流范围，然而，它需要具有小于OV的阈值电压，以便能将该晶体管置于关闭状态。
[0018]如今，目前另一非常重要的研究方向关注于这一类型的结构的休眠状态，即当没有电压施加于该HEMT晶体管的栅极时的晶体管的状态。事实上，在很多电源应用中，作为开关所使用的晶体管必须默认处于开路状态(也称之为“常关”功能)。实际上，这一状态对于安全和节能的原因来说是不可或缺的，举例来说，例如在车辆或铁路运输应用中。
[0019]目前，已经提出了多种基于GaN的结构，以便满足HEMT晶体管的常关功能。C.Hongwei等的团队发表在2010年IEEE杂志中公开的出版物“Self-Aligned enhancement-mode AlGaN/GaN HEMTs Using 25keV fluorine 1n implantat1n” 中的工作已经显不了通过使用具有氟离子的处理来修改阈值电压从而获得常关HEMT晶体管的可能性。为了实现这一做法，可在HEMT晶体管的ALGaN/GaN结构的阻挡层中插入氟掺杂的区域并且将它置于栅极之下;所设置的氟离子含量使其具有足够的晶体管栅极偏置电压。
[0020]此外，美国专利申请US2007/0278518A1，“Enhancement Mode II1-N Devicesand Circuits”还提出了对HEMT晶体管结构的制造方法的另一种改变，它在异质结构的阻挡层上使用基于氟等离子体的处理方法。使用这一方法，可使用相对简单的方法(使用氟等离子体)来修改异质结构的固有特征，从而获得一种常关的晶体管。
[0021]如上文所展示的那些在设计以及制造技术中的进展使之有可能获得常关的HEMT晶体管，但由于漏电流仍然相对较大，它有可能仅能针对某些能量转换市场的应用。
[0022]MicroGaN还提出了改进的另一种方式。该公司实际上出售基于组合基于GaN的共源共栅组件电源结构的HEMT晶体管，从而利用以硅实现的MOS晶体管的高的电子移动性来获得低的漏电流。尽管具有快切换速度和低漏电流，但在这一方案的情况下考虑高功率应用是不可能的，因为这种类型的结构在热度上受限于在共源共栅组件中所使用的硅晶体管的最大工作温度。
【发明内容】
[0023]本发明旨在克服上文所提到的现有技术的缺点，并更具体地旨在允许实现在栅极处具有小的漏电流、具有高的切换速度以及大于OV的阈值电压的HEMT晶体管，从而提供常关之功能。
[0024]为此，本发明的第一方面提出了一种特别适用于高电子迀移率晶体管(HEMT)的半导体材料的异质结结构，也称之为异质结构。该结构包括:
[0025]平面基底；
[0026]缓冲层，设置在基底上，它为基于来自第III列氮化物的大带隙的半导体材料，其中所述缓冲层并不意欲掺杂η型载流子；
[0027]阻挡层，设置在缓冲层之上，它为基于来自第III列氮化物的大带隙的半导体材料，其中所述阻挡层的带隙的宽度小于缓冲层的带隙Egl的宽度；
[0028]意欲掺杂的区域，它为与缓冲层的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中具有预先定义的长度和宽度以及在沿着与基底平面的正交方向上具有预先定义的厚度，其中所述意欲掺杂的区域包含在缓冲层中。
[0029]根据本发明的各实施例，该意欲掺杂的区域可设置于缓冲层和阻挡层之间的界面之下，沿着与基底平面的正交方向与此界面之间具有一个预先设置的非零间距。
[0030]意欲掺杂的区域处于缓冲层中意欲掺杂，用于局部提高在费米能级和异质结导带(即在缓冲层和阻挡层材料之间的界面)的导带之间的间隙。实际上，该意欲掺杂的区域出现的效果是将该界面的导带提高至费米能级之上，即由电子占据的最高能级，以此方式用来偏置此异质结构的阈值电压，从而以此方式获得常关晶体管。
[0031]根据本发明的不同实施例，缓冲层、阻挡层和意欲掺杂的区域均由基于来自第III列的氮化物的半导体材料形成，举例来说，诸如GaN。
[0032]可使用P型掺杂物，以便有意地掺杂这一区域。在基底和缓冲层之间的内部应力之差会导致GaN膜的破裂。有利的是，为了解决这一问题以及潜在的错位问题，在本发明的一个实施例中，在基底和缓冲层之间插入成核层。
[0033]本发明的第二方面涉及一种根据诸如上文所述的异质结构所实现的HEMT类型的晶体管。该晶体管包括源极S、漏极D和栅极G，它们可设置在阻挡层上。
[0034]在某些实施例中，该晶体管可具有绝缘层，诸如基于氧化物、设置于阻挡层上，其中栅极G设置于该绝缘层上以及漏极D和源极S设置在阻挡层上部平面中的栅极的任何一侧的阻挡层上。
[0035]举例来说，该基于氧化物的绝缘层可仅设置于栅极G上，其中所述绝缘层例如具有与栅极G的表面相同的表面。
[0036]在某些实施例中，该晶体管的阈值电压可作调整，归因于单独或组合考虑的下述特征中的至少一个:
[0037]该意欲掺杂的区域的表面可在其平行于基底平面的平面中作修改，并且，尤其是，在一个示例中，其范围小于或等于所述平面中的栅极的表面。
[0038]意欲掺杂的区域和缓冲层与阻挡层之间的界面之间的距离可沿着与基底的平面正交的方向作修改;在一个示例中，该距离d小于800nm。
[0039]根据本发明的第三方面，提出了一种适用于制造该异质结构的方法，它包括:
[0040]准备平面基底；
[0041]在基底上沉积基于来自第III列的氮化物的大带隙半导体材料的第一缓冲层，其中所述缓冲层并不意欲掺杂η型载流子；
[0042]在第一缓冲层之上形成具有预先定义的长度和宽度的区域且其平面平行于平面基底的平面，其材料基于与第一缓冲层的材料相同的来自第III列的氮化物，并且意欲掺杂P型掺杂元素；
[0043]沉积与第一缓冲层的材料相同的基于来自第III列的氮化物材料的第二缓冲层，其中所述缓冲层非意欲掺杂η型载流子并覆盖第一缓冲层和该意欲掺杂的区域；
[0044]在第二缓冲层之上沉积基于来自第III列的氮化物且具有大带隙的半导体材料的阻挡层，其带隙小于来自第一缓冲层和第二缓冲层的材料的带隙。
[0045]有利的是，相对于例如适用于传统HEMT晶体管所实现的传统异质结构的制造方法，该制造方法简单并仅需要非常少的额外步骤。
[0046]在某些实施例中，异质结结构的制造工艺可以优化，归因于单独或组合考虑的下述制造步骤中的一个或多个:
[0047]意欲掺杂的区域可采用“提取”掺杂工艺来制造；
[0048]意欲掺杂的区域可采用掺杂/蚀刻工艺来制造；
[0049]第二缓冲层的厚度可以控制使之小于或等于400nm;
[0050]在沉积第一缓冲层的步骤之前可执行生长至少一层成核层的步骤；
[0051]可制造一种高电子迀移率晶体管(HEMT)，包括设置于阻挡层上的栅极、漏极和源极的制造步骤；
[0052]意欲掺杂的区域可设置于栅极上；
[0053]在平行于基底平面的平面中的意欲掺杂的区域的表面可以这种方式进行控制:使之在平行于基底的平面中的栅极的表面之下或为同一表面。
[0054]根据第四方面，本发明涉及一种半导体产品，包括至少一个根据第二方面的晶体管。例如，它可涉及一种电源开关或任意其它电源组件，例如，电源电压调压器。
【附图说明】
[0055]通过阅读下文的描述，本发明的其它特征和优点将更为凸显。这纯粹是说明性的并且必须参考下述附图进行阅读，附图包括:
[0056]图1是来自现有技术的堆叠异质结结构的一个示例的剖视图。
[0057]图2是根据本发明一个实施例的堆叠异质结结构的一个示例的剖视图。
[0058]图3是根据本发明一个实施例所构建的多层异质结结构的详细剖视图。
[0059]图4A至4C是示出了用于执行“提取”掺杂工艺的主要技术步骤的剖视图。
[0060]图5A至5D是示出了在意欲掺杂区域中执行掺杂/蚀刻工艺的主要技术步骤的剖视图。
[0061 ]图6是根据本发明一个实施例的HEMT晶体管的堆叠的一个示例的剖视图。
[0062]图7至9是沿着相对于掺杂层的晶体管栅极(G)的布置的多个轴的视图。
[0063]图10是示出了作为掺杂层的掺杂函数的HEMT晶体管阈值电压的变化的图表。
[0064]图11是示出了作为在掺杂层和ALGaN/GaN界面区域之间的间距的函数的HEMT晶体管阈值电压的变化的图表。
[0065]图12是示出了作为掺杂层厚度的函数的晶体管阈值电压的变化的图表。
[0066]图13是示出了根据本发明一个实施例的晶体管的阈值电压和电流的图表。
[0067]图14是根据另一实施例的HEMT晶体管的堆叠的一个示例的剖视图。
[0068]图15是根据另一实施例的HEMT晶体管的堆叠的一个示例的剖视图。
[0069]图16是根据另一示例的HEMT晶体管的堆叠的一个示例的剖视图。
[0070]图17是根据另一实施例的HEMT晶体管的堆叠的一个示例的剖视图。
[0071]图18是根据另一示例的HEMT晶体管的堆叠的一个示例的剖视图。
【具体实施方式】
[0072]应当明确指出，示出了异质结结构的剖视图的所有附图和示出了层的堆叠的所有附图以及那些示出了异质结结构的制造工艺的步骤和HEMT晶体管的附图并不都是以比例绘制的。示出的多种厚度并不遵照实际的比例。为了简化起见，在下文的描述和附图中，对于所有结构共用的元素具有相同的附图标记。
[0073]本发明将在HEMT晶体管的异质结结构的非限制应用示例中得到更具体的描述。下文所描述的异质结结构示例基于来自元素周期表第III列的元素的氮化物，元素周期表也被称之为门捷列夫周期表;更具体的说，该示例覆盖基于ALGaN/GaN氮化物材料的异质结结构。GaN可为制造具有小于AlGaN的带隙Eg2的带隙Egl的缓冲层I的半导体材料，ALGaN可为制造阻挡层2的材料。当然，同样很明显的是，本发明并不限制于这些示例。举例来说，还可实现具有另一种材料特性的异质结结构，所述材料适用于创建GaALAs类型的大间隙材料和GaAs类型的小间隙材料之间的界面。
[0074]根据某些实施例，该结构包括位于缓冲层I中在缓冲层和阻挡层之间的界面之下的意欲掺杂的区域3。
[0075]图2示出了堆叠构建该异质结结构的层的第一示例。以堆叠的递增次序，它包括:
[0076]平面基底W;
[0077]缓冲层I，设置在基底W上，为基于来自第III列氮化物的具有大带隙Egl的半导体材料，，其中所述缓冲层并不意欲掺杂η型载流子；
[0078]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0079]意欲掺杂的区域3，它为与缓冲层I的材料相同的基于来自第III列氮化物的材料，在平行于基底平面的平面中其预定长度为Lo3，宽度为La3，在沿着垂直于所述基底平面的方向上其预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中。
[0080]在缓冲层I中出现意欲掺杂的区域将缓冲层I和阻挡层2之间的界面的导带提高至高于费米能级，即由电子占据的最高能量等级，以这种方式用来偏置使用此异质结构所实现的晶体管的阈值电压并进而以这种方式获取一种常关晶体管。
[0081 ]在一种实现的示例中，该异质结构的制造工艺包括:
[0082]准备基底W;
[0083]在基底W上沉积缓冲层I，它为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层I并不意欲掺杂η型载流子；
[0084]在缓冲层I上沉积缓冲层2，它为基于来自第III列氮化物具有大带隙Eg2的半导体；
[0085 ]意欲掺杂区域3，它为与缓冲层I的材料相同的基于来自第III列氮化物的材料，在平行于基底平面的平面和沿着正交于所述基底W的平面的方向上其预定长度为Lo3，宽度为La3以及预定厚度为dC3，其中所述区域包含在缓冲层I中。
[0086]具有该意欲掺杂区域3的异质结结构的性能除了其它因素之外还取决于所使用的外延材料的晶体质量。
[0087]GaN是一种外延材料，它用来限制与形成该异质结并通过从基底W生长晶体所获得的材料不匹配的部分晶格。
[0088]作为适合GaN的外延基底，可使用多种类型的基底材料来制成基底W。在这些实施例中，例如，使用碳化硅(SiC)，它提供晶格失配的量级为3.4%，或者蓝宝石(Al2O3)。还可使用基底的其它示例，举例来说，诸如基于GaAs或ZnO的基底或称之为“独立的”其它基底。
[0089]作为一个变形，硅(Si)也可用于实现该基底。Si是一种适用于制造一般组件以及尤其适用于HEMT晶体管的材料，它的固有特性具有非常良好的管理，尽管晶格失配高于SiC并且具有更差的性能特别是当它与热传导相关时。实际上，非常高的制造质量和大直径(例如6或8英尺)硅晶片的大量使用，可以减少制造成本和降低这些组件的价格。
[0090]取决于基底的性质，诸如SiC或Si，或者Si基底的晶体取向，通过外延生长所获得的GaN层的质量可能会变化，从而改变异质结结构的性能。这在一个实现的示例中，该异质结结构可在预定义晶体取向的Si基底上制造的原因，诸如在本文献中以符号(111)表示的取向，如果需要具有插入的过渡层(通常称之为成核层)来纠正可能来自于晶格失配以及归因于两层(Si和GaN)之间的不同内部力学应力所产生的薄膜撕裂的问题。可通过外延沉积这些成核层，例如通过多个连续的沉积操作，沉积在亚硝酸化合物的另一层上。这样，在与阻挡层2的界面处，便可获得具有所期望质量的缓冲层I的生长。还应注意的是，Si基底可具有一种(001)或者甚至(100)晶体取向并且如果需要可使用中间层，如前面所公开的，以便获得匹配本应用的规格的GaN层。
[0091]这里仅仅作为示例引用上文所描述的基底并且不以任何方式限制本发明。
[0092]在图3示出的一个实施例中，缓冲层I可由基于氮化物的材料，诸如GaN组成。它包括可沉积在一层或多层如先前所示的成核层上的至少一层第一缓冲层U。缓冲层11用作生长缓冲层I的第二缓冲层12的基础。然后，得到第二层，它被称之为阻挡层2并且基于GaN。优选的是，所制成的缓冲层12和层2具有极好的晶体性质，因为这些层参与在二维电子气体的创造中。
[0093]可在基底W和缓冲层11和/或在缓冲层11和缓冲层12之间提供其它成核和/或钝化层，但是并没有在图3中示出。可通过使用微电子技术实现这些层的生长，例如HVPE(氢化物气相外延)型反应器中的气相外延技术，根据例如GaC13/NH3类型的某些气体的混合物。由于高生长速度，此技术可用于获得相当大的厚度和优异的质量。也可使用其它沉积技术，举例来说，例如MBE(分子束外延)工艺，以及MOCVD(金属有机化学气相沉积)工艺。以示例的方式引用这些工艺并且不以任何方式限制其用于设计HEMT晶体管的这些氮化物层的设计技术。
[0094]在某些实施例中，可通过MOCVD工艺沉积来获得缓冲层11的生长，例如通过使用来自第III列的元素，特别通过在反应室中发送它们。举例来说，它可涉及分子氢和化工前驱体的混合物。GaN以此方式在基底W的表面上形成，以便在反应室中形成非意欲η掺杂的阻挡层I的第一部分(称之为缓冲层11)。此层是固有的，因为它是非意欲掺杂的；它可被称之为，可交换地，GaN-NID(GaN，非意欲掺杂的)，UID-GaN(非意欲掺杂的GaN)或1-GaN(固有的GaN)。这一层所固有的掺杂自然地为η-类型并且其每立方厘米的载流子(S卩，电子)浓度为116Cnf3量级。它可以被激发，举例来说，在RF等离子体之下并且，举例来说，其沉积速度为每小时几微米的量级。使得该缓冲层11的厚度可为小到I至3μπι的量级。
[0095]在某些实施例中，该异质结结构额外还包括意欲掺杂的区域3，例如使用p-类型掺杂。用于位于缓冲层I中的意欲掺杂的区域3的材料与缓冲层I的材料为同一种类。
[0096]该意欲掺杂的区域3的尺寸及其厚度dC3在异质结构的特性中扮演重要的角色;优选为精确地限制该掺入区域。在缓冲层11上的该意欲掺杂的区域3的形成例如可根据两种已知技术工艺中的一种来实现，这两种已知技术分别是“提取”掺杂工艺和掺杂/蚀刻工艺。
[0097]图4A至图4C示出了用于实现“提取”掺杂工艺的主要技术步骤，它适用于意欲掺杂区域3的某些实施例。
[0098]在第一位置，用于精确限制该意欲掺杂区域3的掩膜或保护层6可实现在该缓冲层11上(图4A)。此掩膜6例如可使用光敏聚合物制成，它允许使用传统的光刻技术以在缓冲层11上划定意欲掺杂区域3的界限。一旦该区域被划定界限，在生长该意欲掺杂区域3的工艺中，可通过掺入诸如镁(Mg)的P型掺杂元素执行之前描述的用于通过外延生长该层的工艺。选择掺杂元素的量级，以便获得对应于该应用规格的P型掺杂区域(图4B)。在本描述中，稍后将展示示出了用于实现HEMT晶体管的掺杂元素的类型和数量的一个示例。一旦完成了意欲掺杂区域3的生长，例如在使用用于消除此层6并且不改变缓冲层11和3的移除装置或任意其它湿或干的蚀刻工艺的帮助下去除掩膜6。图4C示出了在此技术工艺结束时的意欲掺杂区域3 ο
[0099]另一种适用于意欲掺杂区域3的制造方法可使用一种称作掺杂/蚀刻工艺的技术工艺。为此，如图5A所示，意欲掺杂区域3沉积在全部结构上，例如使用与之前在提取掺杂工艺所引用的工艺相同的生长工艺。一旦完成了沉积，例如可使用光敏聚合物材料沉积掩膜层61(图5B)。接着，通过例如使用诸如DRIE工艺(深反应离子刻蚀)的干蚀刻去除所不想要的区域(图5C)，以此方式在掩膜61之下的区域中仅划定意欲掺杂的区域3。一旦该蚀刻完成，使用与之前引用那些技术相同的并对微电子领域的技术人员来说本身已知的技术来去除掩膜层61(图K))。
[0100]值得注意的是，可使用便于创建保护层6和/或61的某些材料已经作为示例在上文提供，正如用于意欲掺杂区域3的掺杂方法。此外，应该理解的是，该技术工艺的多个步骤的全部，举例来说诸如对这一工艺来说必需的光敏树脂胶的沉积阶段、光刻步骤和清理步骤，还没有被引用以便不拖累该描述。
[0101]接着，可根据例如与缓冲层11相同的生长方法来沉积组成缓冲层I的第二缓冲层12。缓冲层12的厚度例如将比缓冲层11小10的比率，以此方式用来使晶体管传导沟道的意欲掺杂区域3靠得更近。
[0102]形成阻挡层2的材料可由具有大于带隙Egl的带隙Eg2的半导体材料所形成。在这里考虑的示例中，此层可由ALGaN组成，诸如AlGa(1-x)N，其中X是摩尔分数并且包含在O和I之间，其中该阻挡层2的厚度小于Ιμπι。
[0103]在附图未示出的实施例中，阻挡层2可由具有各自管理特征的多隔层所构成，例如掺杂层，称之为施主层，它提供参与形成二维电子气体的电子。
[0104]上文所展示的异质结结构允许一种改进，诸如，对于HEMT晶体管的阈值电压的控制，以便能获得常关晶体管。
[0105]在HEMT晶体管的实现示例中，它包括，如图6所示:
[0106]平面基底W;
[0107]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂(i_GaN)n型载流子；
[0108]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0109]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0110]源极(S)、漏极(D)和栅极(G)。
[0111]在一个实现示例中，使用该异质结的(HEMT)晶体管的制造工艺包括:
[0112]准备基底W;
[0113]在基底W上沉积缓冲层I，它为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层I并不意欲掺杂(1-GaN)n型载流子；
[0114]在缓冲层I上沉积缓冲层2，它为基于来自第III列氮化物具有大带隙Eg2的半导体；
[0115]-意欲掺杂区域3，它为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中其预定长度为Lo3，宽度为La3，并在沿着正交于所述基底的平面的方向上其预定厚度为dC3，其中所述区域包含在缓冲层I中。
[0116]使用导电材料的一层或多层来创键栅极(G)、漏极(D)和源极(S)。
[0117]应当注意的是，与这一工艺相关的所有中间步骤，它们是光刻、清洗以及诸如沉积光敏树脂胶的步骤，在此并没有详细描述，以免使得本描述过于冗长。
[0118]在本发明的实现示例中，可使用来自第I1-A列的P型掺杂物，举例来说诸如镁(Mg)，以便掺杂来自意欲掺杂区域3的材料。然而，也可使用来自周期表的这一相同列的其它掺杂物，举例来说诸如铍。漏极D和源极S是称为“欧姆的”触点，以便所生成低电阻的金属/半导体触点和栅极G是金属/半导体触点，称之为肖特基。由于这些电极的制造工艺对于本领域技术人员来说都是已知的，在本描述中将不会具体描述。
[0119]制造适用于本发明所描述的HEMT晶体管的这些接触焊盘的金属可为多种多样的，这取决于触点的期望特性。
[0120]该电极可由单个金属层构成，诸如Ti，Al或其它金属，或者甚至双层金属或三层金属O
[0121]这些金属可通过在微电子中所使用的用于沉积金属的传统方法进行沉积，举例来说，诸如剥离方法或者LIGA( Lithographie ,Galvanoformung和Abformung，一种德国术语，意思是光刻、电镀以及成型)方法。所述电极还可由其它材料制成，它们的电特性将事先进行修改，以便适应于所期望的接触电阻。
[0122]如在前已经展示的，本发明适用于获得一种具有零或正阈值电压的HEMT晶体管，以便获得一种常关HEMT晶体管。为此，在该工艺的一个实现示例中，创建意欲掺杂的区域3，例如掺杂P型的元素，以及阻挡层I;所述意欲掺杂的区域3设置于晶体管的栅极(G)之下并根据各实施例来改变其大小、厚度、深度以及掺杂物的数量。使用这些参数，可以控制HEMT晶体管的阈值电压。
[0123]为了不用尽不被栅极所控制区域中的传导沟道，通过在平行于基底平面的平面中的其长度Lo3和其宽度La3特征化的意欲掺杂区域3优选地其尺寸小于或等于在平行于平面基底的平面中的栅极G的尺寸。
[0124]参考图7，然后，应用下述关系:
[0125]Lo3<LoG, (I)
[0126]La3<LaG.(2)
[0127]其中:
[0128]Lo3是意欲掺杂区域3的长度；
[0129]La3是意欲掺杂区域3的宽度；
[0130]LoG是栅极(G)的长度；以及，
[0131]LaG是栅极(G)的宽度。
[0132]这些尺寸是在平行于基底平面的平面中所获得的。此外，为了不产生对于栅极电流的阻挡，意欲掺杂区域3相对于栅极G的位置是重要的。为此，意欲掺杂区域3相对于栅极G的位置必须(图8和图9):
[0133][B1=0；B2 = 0] LoZCP=LoG; LaZCP=LaG， (3)
[0134]其中:
[0135][BI < O ; B2 < O ] LoZCP<LoG； LaZCPCLaG ο ( 4 )
[0136]并且:
[0137]BI =pl-p2, (5)
[0138]Β2 = ρ3ρ4。(6)
[0139]其中:
[0140]Ρ1是栅极(G)在X轴上的位置；
[0141]Ρ2是意欲掺杂区域3在X轴上的位置；
[0142]Ρ3是栅极(G)在ζ轴上的位置；
[0143]Ρ4是意欲掺杂区域3在ζ轴上的位置；
[0144]BI是在栅极(G)和意欲掺杂区域3之间沿着X轴的间隔；
[0145]Β2是在栅极(G)和意欲掺杂区域3之间沿着ζ轴的间隔；
[0146]Lo3是意欲掺杂区域3的长度；
[0147]La3是意欲掺杂区域3的宽度；
[0148]LoG是栅极(G)的长度；以及，
[0149]LaG是栅极(G)的宽度。
[0150]在1-GaN缓冲层I中，由P掺杂GaN所构成的意欲掺杂区域3的存在可用于提高费米能级差，并且据此来提高AlGaN/1-GaN异质结的导带。以此方式所获得的最大阈值可通过使用P型掺杂物诸如镁(Mg)以I X 10+19cm—3量级的掺杂浓度来获得。
[0151]图10中的图表示出了根据本发明的一个实现示例通过使用针对多种掺杂值(cm—3)的HEMT晶体管的多种阈值电压(V)为这一结构建模而获得的结果。应当注意的是，针对预定掺杂区域尺寸所给出的这些模拟，其中意欲掺杂区域3的厚度等于400nm，宽度为Ιμπι以及距离d为10nm、20nm以及30nm。该图标中的结果显示了掺杂对于本发明的HEMT晶体管的阈值电压的影响并且更具体地示出了通过多种掺杂值可获得的最大带隙；换句话说，可使用不同的掺杂值以及小的距离d，至少小于30nm，就可获得常关结构。
[0152]然而，应当注意的是，阈值电压的提高并不仅仅归因于受意欲掺杂区域3的掺杂的增加所影响的带隙的增大，还归因于意欲掺杂区域3内部的带隙的增加率。于是，可使用更高的掺杂来更快地获得所期望的最大间隙。此外，为了管理根据本发明的HEMT晶体管的内部噪声，意欲掺杂区域3的掺杂和围绕意欲掺杂区域3的非意欲掺杂层I的掺杂之间的差必须至少为10倍。
[0153]根据另一实现示例，本发明提出通过改变意欲掺杂区域3和AlGaN/GaN界面之间的间距来控制晶体管的阈值电压。实际上，费米能级和导带之间的间隙，以及因此晶体管的阈值电压，可通过减少或增加意欲掺杂区域3和AlGaN/GaN界面区域之间的间距来进行调整。
[0154]针对意欲掺杂区域3的预定尺寸给出了模拟结果，其中意欲掺杂区域3的厚度等于lOOnm，宽度为Ιμπι以及2 X 118Cnf3的掺杂。此图标示出了HEMT晶体管的阈值电压的增加作为意欲掺杂区域3的距离d的减少的函数。根据一个实施例，HE M T晶体管的阈值电压的改变并且更具体的增加正比于在意欲掺杂区域3和该界面区域之间距离的减少。应当注意的是，共享的值作为示例给出并且不限制本发明的范围。意欲掺杂区域3的掺杂水平和尺寸可取决于本发明的应用域以及所期望的阈值电压而改变。
[0155]本发明的实施例用于控制晶体管的阈值电压作为意欲掺杂区域3的厚度dC3的函数。实际上，正如之前所展示的，在非意欲掺杂GaN(1-GaN)的层之间增加意欲掺杂区域3，用于提高费米能力和导带之间的间隙，从而用来控制HEMT晶体管的阈值电压等。
[0156]随着意欲掺杂区域3的厚度增加，如图12所示，它引起费米能级和导带之间间隙的增加直到达到阈值，超出该阈值后其影响(厚度对该间隙的影响)不再存在。实际上，根据某个足够高的厚度并取决于其它参数诸如掺杂数量、其表面和定位，该间隙然后变得恒定并且等于未围绕的P掺杂区域的间隙。
[0157]图13中的图表比较根据本发明一个实现示例的阈值电压和除了意欲掺杂区域3外的具有相同物理和几何参数的传统常开HEMT的阈值电压。对于这一作为示例示出的结构，该结构参数为:
[0158]Si(Ill)的基底 W;
[0159]1-GaN的缓冲层I，其中DC 1 = 1.Ιμπι；
[0160]Al GaN的阻挡层2，其中dC2 = 30nm;
[0161]意欲掺杂区域3，其中:
[0162]Mg掺杂物其浓度为1.9 XlO18Cnf3;
[0163]其中La3 = lym;
[0164]厚度dC3= 400nm;以及
[0165]距离d = 10nm;
[0166]栅极G为Ιμπι宽，漏极D和源极S为2μηι宽。
[0167]这些模拟结果显示了:与传统HEMT晶体管相比，HEMT晶体管的阈值电压是正的，具体是因为意欲掺杂区域3和AlGaN/GaN界面之间的距离d的调整。更重要的是，应该注意到，距离d的修改可用来控制晶体管的阈值电压，而无需修改AlGaN层的厚度以及因此无需影响AlGaN/GaN界面的电流密度。
[0168]然而，参考图13，通过IGS示意性示出的漏电流保持相当高，因为栅极G和阻挡层2之间的肖特基接触的存在。
[0169]为了补救这些缺陷，另一实现示例在栅极G和Al(H)GaN层之间集成了氧化物层。如图14所示，这额外包括:
[0170]平面基底W;
[0171]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂η型载流子；
[0172]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0173]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0174]设置在阻挡层2上的源极S和漏极D;
[0175]热氧化物类型的电绝缘层4;以及，
[0176]设置在电绝缘层4上的栅极G。
[0177]本领域技术人员将认识到上文已经描述了可用于沉积该绝缘层的技术。
[0178]因此，此电绝缘层4的存在可用来获得栅极G触点和阻挡层2之间的MOS(金属氧化物半导体)接触。
[0179]可通过热氧化来获得氧化物层4，例如使用PECVD(等离子增强化学气相沉积)类型的氧化炉，使用该氧化炉可获得几纳米至一微米厚度的层。
[0180]氧化物层的存在以及肖特基接触的消除可用于以量级为20的因子来减少漏电流，举例来说，以此方式可用于改变大幅提高HEMT晶体管的性能。
[0181]作为上文引用的参数的函数所获得的阈值电压可用于获得具有4V阈值电压的HEMT晶体管。此正阈值电压因此用于获得，根据展示的多种实施例，一种满足常关功能的HEMT晶体管。归因于这一组件，新的应用领域是可能的。实际上，此高阈值电压可用于使得此类组件对于外部干扰不敏感，诸如栅电压中的噪声，尤其为电磁噪声。
[0182]在本发明的另一实现示例中，如图15所示，提出了一种结构，额外包括:
[0183]平面基底W;
[0184]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂η型载流子；
[0185]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0186]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0187]设置在阻挡层2上的源极S和漏极D;
[0188]热氧化物类型的电绝缘层4，例如，在该平面中的尺寸至少等于栅极G的尺寸；以及，
[0189]设置在电绝缘层4上的栅极G。
[0190]本领域技术人员将认识到，上文已经描述了可用于沉积该绝缘层以及用于蚀刻的技术。
[0191]此实施例额外用于减少在以相当高切换频率进行切换期间所出现的寄生电容。
[0192]在本发明的另一实现示例中，如图16所示，提出了一种结构，额外包括:
[0193]平面基底W;
[0194]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂(i_GaN)n型载流子；
[0195]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0196]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0197]设置在阻挡层2上的源极S和漏极D;
[0198]其材料为与缓冲层I的材料相同的基于来自第III列氮化物的意欲掺杂层5，其平面尺寸至少等于栅极G的尺寸。
[0199]本发明的该另一实施例额外地允许阈值电压对于正电压的甚至更大的偏移。此实施例以此方式使之能够获得具有更高正阈值电压的HEMT晶体管。
[0200]在目的在于控制阈值电压的本发明的另一实现示例中，如图17所示，提出了一种结构，额外包括:
[0201]平面基底W;
[0202]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂η型载流子；
[0203]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0204]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0205]设置在阻挡层2上的源极S和漏极D;
[0206]热氧化物类型的电绝缘层4，例如，其平面尺寸至少等于沉积在阻挡层2上的栅极G的尺寸；
[0207 ]其材料为与缓冲层I的材料相同的基于来自第III列的氮化物的意欲掺杂层5，其平面尺寸至少等于栅极G的尺寸；以及，
[0208]设置在意欲掺杂层5中的栅极G。
[0209]本发明的另一示例额外地用来甚至更大地偏移根据本发明的HEMT晶体管的阈值电压，这归因于电绝缘层4的存在。
[0210]最后，在用于控制阈值电压的根据本发明的最后一个实施例中，提出了一种结构，包括(图18):
[0211]平面基底W;
[0212]缓冲层I，设置在基底W上，为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层并不意欲掺杂(i_GaN)n型载流子；
[0213]阻挡层2，设置在缓冲层I之上，为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层2的带隙Eg2的宽度小于缓冲层的带隙Egl的宽度；
[0214]意欲掺杂的区域3，为与缓冲层I的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中它的预定长度为Lo3，宽度为La3，在沿着垂直于基底的平面的方向上它的预定厚度为dC3，其中所述意欲掺杂的区域3设置在缓冲层I中；
[0215]设置在阻挡层2上的源极S和漏极D;
[0216]其材料为与缓冲层I的材料相同的基于来自第III列的氮化物的意欲掺杂层5，其平面尺寸至少等于栅极G的尺寸以及热氧化物类型的电绝缘层4，举例来说，在该平面中的尺寸至少等于栅极G的尺寸；以及
[0217]热氧化物类型的电绝缘层4，例如，其平面尺寸至少等于沉积在意欲掺杂层5上的栅极G的尺寸；以及，
[0218]设置在电绝缘层4上的栅极G。
[0219]该最后的实施例以此方式允许相对于正电压的根据本发明的晶体管的阈值电压的控制。
[0220]上文描述的给出仅用于说明并且不限制本发明的范围。任何技术上可以想到的实现变形相对于所描述的实施例都可以是优选的。举例来说，在本描述中所使用的材料，GaN，可由GaAs来代替。这种材料的使用因此意味着掺杂物的类型和将使用的等级以及意欲掺杂区域3的尺寸和位置将被选择为使用GaAs材料的HEMT晶体管的整体行为对应于本发明中所描述的晶体管。
[0221]相似地，本发明所描述的技术工艺步骤的给出用于说明并且不以任何方式限制为本文给出的示例。
[0222]最后，完全可以理解的是，所描述的多种改进可单独或组合使用，根据使用此结构实现的HEMT晶体管所寻求的质量和性能。
[0223]本发明并不限制于呈现的实现形式。本领域技术人员通过阅读此描述和附图可推断和实现出其它变形和实施例。附图标记并不能理解为限制本发明的范围或本描述的范围。
[0224]在上文的描述中，假设当一种元素，举例来说，诸如层、区域或基底被提及为在另一元素“之上”或“上”时，所述元素可直接在另一元素上或者可存在中间元素。
[0225]还假设术语第二、第三等在这里可用于描述多种元素、组件、区域、层和/或部分。这些元素、区域、层和/或部分必须不受这些术语的限制。这些术语被单独用于区分一个元素、组件、区域、层或部分和另一区域、层或部分。因此，在不脱离本发明理念的教导的情况下，上述第一元素、区域、层或部分可称为第二元素、区域、层或部分。此外，用于相对位置的术语，诸如“之下”、“下”、“下部”、“之上”、“上部”等在本文中已经用于便于描述并以便描述一个元素相对于另一元素的位置，如附图所示。
[0226]将理解到的是，用于相对位置的术语意欲覆盖根据本发明器件在使用或工作中除了附图所示出的朝向外的不同朝向。举例来说，如果根据本发明的器件被翻过来，被描述为“低于”或在其它元素“之下”的元素则会调整为在其它元素“之上”。因此，术语“低于”可包括朝向“在其之上(hereabove)”和“在其之下(herebelow)”两者。该器件还可具有不同的朝向(旋转90°或其它朝向)并且因此这里使用的用于相对位置的术语将被解释。
[0227]本描述中使用的术语的目的仅在于描述该实施例并不意欲限制发明理念。单数形式的冠词“一”、“一个”以及“该”可包括复数形式，除非上下文清楚地加以指示。此外，将理解术语“包括”、“包含”、“包括在……中”，当它们在本描述中使用时，指示特征、操作、元素和/或组件的存在，但并不排除一个或多个其它特性、特征、步骤、操作、元素和组件的存在或增加。
[0228]此外，已经参考作为示意性表示的附图描述了各实现示例。因此，将期望根据该附图的形式改变，例如归因于制造技术和/或容差。因此，各实现示例必须不解释为限制为本文说明的区域的特定形状，而是必须包括所获得的形状的改变。举例来说，作为矩形图示的一种掺入区域一般可具有一种圆形的或弯曲的形状并且在边缘附近的掺杂物的特性和/或浓度也是如此，取代该掺入的和非掺入的区域之间的二进制改变。相似地，通过掺入形成的隐埋区可导致位于该隐埋区域附近的区域中的某些掺入形状和用于实现该掺入的表面。因此，在附图中，所示出的区域实际是示意性的并且其形状并不意欲说明来自某一器件的区域的真实形状并且因此并不意欲限制本发明理念的范围。
[0229]除非另外指明，本文所使用的所有术语(包括技术和科学术语)具有与由本发明理念所属的领域的技术人员目前理解的相同的含义。将进一步理解的是，诸如那些在通用的字典中定义的术语必须被解释为具有与它们在相关领域的上下文中的含义兼容的含义，并将不以一种理想化或过度形式化的含义解释，除非此处明确定义。
【主权项】
1.尤其适用于高电子迀移率晶体管(HEMT)的半导体材料的异质结结构，包括: 平面基底(W); 缓冲层(I)，设置在基底(W)上，它为基于来自第III列氮化物具有大带隙Egl的半导体材料，其中所述缓冲层(I)并不意欲掺杂η型载流子； 阻挡层(2)，设置在缓冲层(I)之上，它为基于来自第III列氮化物具有大带隙Eg2的半导体材料，其中所述阻挡层(2)的带隙Eg2的宽度小于缓冲层(I)的带隙Egl的宽度； 意欲掺杂的区域(3 )，它为与缓冲层(I)的材料相同的基于来自第III列的氮化物的材料，在平行于基底平面的平面中具有预先定义的长度(Lo3)和宽度(La3)以及在沿着与基底的平面正交的方向上具有预先定义的厚度(dC3)，其中所述意欲掺杂的区域(3)包含在缓冲层(I)中。2.根据权利要求1所述的异质结结构，其特征在于，所述意欲掺杂的区域(3)设置于缓冲层(I)和阻挡层(2)之间的界面之下。3.根据权利要求1和2所述的异质结结构，其特征在于，所述意欲掺杂的区域(3)设置于在沿着与基底的平面正交的方向与缓冲层(I)和阻挡层(2)之间界面之间具有一个非零间距⑷。4.根据权利要求3所述的异质结结构，其特征在于，所述意欲掺杂的区域(3)与缓冲层(I)和阻挡层(2)之间的界面之间的间距(d)小于800nm。5.根据上述任一权利要求所述的异质结结构，其特征在于，所述制造缓冲层(I)、阻挡层(2)和意欲掺杂的区域(3)的基于氮化物的半导体材料包括GaN。6.根据上述任一权利要求所述的异质结结构，其特征在于，所述意欲掺杂的区域(3)的掺杂物是P型掺杂物。7.根据上述任一权利要求所述的异质结结构，其特征在于，所述在基底(W)和缓冲层(I)之间插入至少一层成核层。8.—种包括根据上述任一权利要求所述异质结构所实现的异质结结构的高电子迀移率晶体管(HEMT)，所述晶体管包括设置在异质结结构的阻挡层(2)上的栅极(G)、漏极(D)和源极(S)。9.根据权利要求8所述的晶体管，其特征在于，所述意欲掺杂的区域(3)的表面在栅极(G)的表面之下或与为同一表面。10.根据权利要求8或9所述的晶体管，还额外包括沉积在阻挡层(2)上的基于氧化物的绝缘层(4)，其设置于栅极之上。11.根据权利要求10所述的晶体管，其特征在于，所述绝缘层(4)在平行于基底平面的平面中具有一个表面，其表面与在平行于基底平面的平面中的栅极(G)的表面相同。12.包括至少一个根据权利要求8至11任一项所述的高电子迀移率晶体管(HEMT)的半导体电子器件。13.适用于制造异质结结构的工艺，该异质结结构也称之为异质结构，所述异质结构为半导体材料并特别适用于高电子迀移率晶体管(HEMT)，该工艺包括: 准备平面基底(W); 在基底(W)上沉积基于来自第III列氮化物具有大带隙半导体材料的第一缓冲层(11)，其中所述缓冲层(11)并不意欲掺杂η型载流子； 在第一缓冲层之上形成在平行于平面基底平面中具有预先定义的长度(Lo3)和宽度(La3)的区域(3)，其材料为与第一缓冲层的材料相同的基于来自第III列的氮化物，并且意欲惨杂P型惨杂兀素； 沉积与第一缓冲层(I I)的材料相同的基于来自第III列的氮化物的材料的第二缓冲层(12)，其中所述缓冲层非意欲掺杂η型载流子并覆盖第一缓冲层(11)和意欲掺杂的区域(3)； 在第二缓冲层(12)之上沉积基于来自第III列氮化物具有大带隙的半导体材料的阻挡层(2)，其带隙小于来自第一缓冲层和第二缓冲层的材料的带隙。14.根据权利要求13所述的制造工艺，其基本特征在于，通过“提取”掺杂工艺来实现意欲掺杂的区域(3)的形成。15.根据权利要求13所述的制造工艺，其特征在于，通过掺杂/蚀刻工艺类似实现意欲掺杂的区域(3)的形成。16.根据权利要求13至15中任一所述的制造工艺，其特征在于，所述第二缓冲层的厚度小于或等于400nmo17.根据权利要求13至16中任一所述的制造工艺，还额外包括在沉积第一缓冲层(11)的步骤之前执行的生长至少一层成核层的步骤。18.根据权利要求13至17中任一所述的制造工艺，还额外包括，在阻挡层(2)上制造晶体管的栅极(G)、漏极(D)和源极(S)的步骤，以便制造一种高电子迀移率晶体管(HEMT)。19.根据权利要求18所述的制造工艺，其特征在于，所述意欲掺杂的区域(3)设置于栅极(G)之下。20.根据权利要求18或19所述的制造工艺，其特征在于，在平行于基底平面的平面中的意欲掺杂的区域(3)的表面在平行于基底的平面的平面中的栅极(G)的表面之下或为同一表面。
【文档编号】H01L29/778GK105849911SQ201480067101
【公开日】2016年8月10日
【申请日】2014年10月10日
【发明人】弗雷德里克·莫兰乔, 萨利姆·哈马迪, 比拉尔·贝杜恩
【申请人】国家科学研究中心, 黎巴嫩大学