高压ldmos器件及工艺方法
【专利摘要】本发明公开了一种高压LDMOS器件，在P型衬底中具有N型深阱，在剖视角度上，靠近N型深阱两侧内壁处分别具有第一N型区和第二N型区，所述第二N型区为LDMOS器件的漏区；N型深阱中还具有P阱，P阱与第二N型区之间的衬底表面具有场氧，场氧下方具有P型层；所述P阱中包含有第三N型区作为LDMOS器件的源区，以及将P阱引出的第一P型区；所述P型衬底中还具有引出衬底电极的第二P型区；所述第一N型区作为寄生JFET的源区。场氧下的P型层是分为中间隔开的两段。所述的N型深阱的底部具有间隔形成两部分，所述间隔是由两段N型深阱之间存在的高阻区域构成；本器件其寄生JFET的漏电流较小，有更广泛的电压适应范围。本发明还公开了所述高压LDMOS器件的工艺方法。
【专利说明】
高压LDMOS器件及工艺方法
技术领域
[0001 ]本发明涉及半导体器件，特别是指一种内部存在寄生JFET的高压LDMOS器件。本发明还涉及所述高压LDMOS器件的工艺方法。
【背景技术】
[0002]目前高压B⑶工艺中，在开发高压LDMOS的基础上，会在终端结构上产生寄生结构，即产生寄生高压JFET ο如图1所示，是一种常规的高压LDMOS器件。图中P型衬底I中包含有N型深阱2，深阱N中包含LDMOS器件的源区，S卩位于P阱3中的N型区5。11为LDMOS器件的漏区，10为LDMOS器件的栅极。N型区7作为寄生JFET的源区。寄生JFET与高压LDMOS共用相同的漏端及漂移区长度。寄生JFET的栅极由高压LDMOS的源端及衬底端寄生形成，实现JFET寄生夹断功能。这种高压寄生JFET结构，可以实现寄生JFET与高压LDMOS相同的耐压BV。
[0003]这种寄生结构的栅极由于由高压LDMOS的P阱3寄生形成，一旦寄生JFET高压导通时，P阱区底部存在大的集中电场，导致空穴流进入P阱，从而形成JFET栅极漏电流。
[0004]上述寄生JFET结构，JFET的栅端，随着漏端电压的升高，漏电流急剧变大，最终导致JFET导通烧毁，器件失效。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种高压LDMOS器件，具有较宽泛的电压适应范围。
[0006]为解决上述问题，本发明所述的高压LDMOS器件，在P型衬底中具有N型深阱，在剖视角度上，靠近N型深阱两侧内壁处分别具有第一N型区和第二N型区，所述第二N型区为LDMOS器件的漏区；N型深阱中还具有P阱，P阱与第二N型区之间的衬底表面具有场氧，场氧下方具有P型层;所述P阱中包含有第三N型区作为LDMOS器件的源区，以及将P阱引出的第一P型区；所述P型衬底中还具有引出衬底电极的第二 P型区；所述第一 N型区作为寄生JFET的源区。
[0007]场氧下的所述P型层是分为两段，中间间隔开而使两段不连接;N型深阱的底部具有间隔形成两部分，所述间隔是由两段N型深阱之间存在的高阻区域构成，该高阻区域位于两段P型层间隔区的下方，即高阻区域的位置与其上方P型层间隔区位置对应。
[0008]进一步地，所述的N型深阱底部的间隔的位置，是在保证降低寄生JFET导通电流密度，同时方便N型深阱高温推进后仍能有效扩散接触的前提下确定;高阻区域的宽度控制在2 ?12μπι0
[0009]进一步地，所述的高阻区域的宽度，是根据寄生JFET电流大小具体实验调节;高阻区域的宽度越大，则寄生JFET的漏电流越小;高阻区域的宽度越小，则寄生JFET的导通电流能力越强。
[0010]本发明所述的高压LDMOS器件的工艺方法，其N型深阱的分段，是在N型深阱注入时，利用掩膜版N型深阱进行分段注入，然后进行高温热推进之后，两段深阱逐渐融合形成；两段深阱底部之间形成高阻区域，即形成间隔;在P型层注入时，在相应区域也对P型层进行分段注入，形成对应的两段式的P型层。
[0011]进一步地，对P型层进行对应的分段处理，是在分段区域实现新的P/N型的配比平衡，最终保证器件整体耐压能力不受影响;两段P型层之间的间距在I?15WI1范围内调节。
[0012]进一步地，所述N型深阱的注入能量为80?150Kev，注入剂量为1E12?lE13cm—2，热推进的温度为1050?1250°C，时间10?20h。
[0013]本发明所述的高压LDMOS器件，在其寄生JFET源极前端引入分段的N型深阱结构，是经过后续高温推进后，形成局部高阻区域。同时将场氧下的P型层也相应做分段处理，形成两段式P型层。增大寄生JFET电流通路的电阻，减小JFET电流密度，使得同等漏端电压的条件下，寄生JFET漏电流被抑制而减小，提高JFET高压适应范围。
【附图说明】
[0014]图1是传统结构高压LDMOS器件的结构示意图。
[0015]图2是本发明高压LDMOS器件的结构示意图。
[0016]图3?4是本发明高压LDMOS器件的分段N型深阱形成工艺示意图。
[0017]附图标记说明
[0018]I是衬底，2是N型深阱，3是P阱，4是第一P型区，5是第三N型区，6是第二P型区，7是第一N型区，8是场氧，9是P型层，10是多晶硅栅极，11是第二N型区，12是掩膜版。
【具体实施方式】
[0019]本发明所述的高压LDMOS器件如图2所示，在P型衬底I中具有N型深阱2，在剖视角度上，靠近N型深阱2两侧内壁处分别具有第一 N型区7和第二 N型区11，所述第二 N型区11为LDMOS器件的漏区；N型深阱2中还具有P阱3，P阱3与第二 N型区11之间的衬底表面具有场氧8，场氧8下方具有P型层9;所述P阱3中包含有第三N型区5作为LDMOS器件的源区，以及将P阱3引出的第一 P型区4;所述P型衬底I中还具有引出衬底电极的第二 P型区6;所述第一 N型区7作为寄生JFET的源区。
[0020]场氧8下的所述P型层9是分为两段，中间间隔开而使两段不连接;N型深阱2的底部具有间隔形成两部分，所述间隔是由两段N型深阱2之间存在的高阻区域构成，如图2中的虚线圈注处所示，该高阻区域位于两段P型层9间隔区的下方，即高阻区域的位置与其上方两段P型层9间隔区位置对应。
[0021]所述的N型深阱2底部的间隔的位置，是在保证降低寄生JFET导通电流密度，同时方便N型深阱2高温推进后仍能有效扩散接触的前提下确定;高阻区域的宽度a控制在2?12μπι。高阻区域的宽度，是根据寄生JFET电流大小具体实验调节:高阻区域的宽度越大，则寄生JFET的漏电流越小;高阻区域的宽度越小，则寄生JFET的导通电流能力越强。
[0022]本发明所述的高压LDMOS器件的工艺方法，大致与常规工艺相同，其区别在于N型深阱2的分段，是在N型深阱2注入时，利用掩膜版12对N型深阱进行分段注入，然后进行高温热推进之后，两段深阱逐渐融合形成;如图3所示。两段深阱底部之间形成高阻区域，即形成间隔；在P型层注入时，在相应区域也对P型层9进行分段注入，如图4所示，形成对应的两段式的P型层9。对P型层9进行对应的分段处理，是在分段区域实现新的Ρ/Ν型的配比平衡，最终保证器件整体耐压能力不受影响。两段P型层之间的间距在I?15μπι范围内调节。
[0023]所述N型深阱2的注入能量为80?150Kev，注入剂量为1Ε12?lE13cm—2，热推进的温度为1050?1250°C，时间10?20h。
[0024]以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种高压LDMOS器件，在P型衬底中具有N型深阱，在剖视角度上，靠近N型深阱两侧内壁处分别具有第一N型区和第二N型区，所述第二N型区为LDMOS器件的漏区;N型深阱中还具有P阱，P阱与第二N型区之间的衬底表面具有场氧，场氧下方具有P型层;所述P阱中包含有第三N型区作为LDMOS器件的源区，以及将P阱引出的第一P型区；所述P型衬底中还具有引出衬底电极的第二P型区;所述第一N型区作为寄生JFET的源区； 其特征在于:场氧下的所述P型层是分为两段，中间间隔开而使两段不连接;N型深阱的底部具有间隔形成两部分，所述间隔是由两段N型深阱之间存在的高阻区域构成，该高阻区域位于两段P型层间隔区的下方，即高阻区域的位置与其上方P型层间隔区位置对应。2.如权利要求1所述的高压LDMOS器件，其特征在于:所述的N型深阱底部的间隔的位置，是在保证降低寄生JFET导通电流密度，同时方便N型深阱高温推进后仍能有效扩散接触的前提下确定;高阻区域的宽度控制在2?12μπι。3.如权利要求2所述的高压LDMOS器件，其特征在于:所述的高阻区域的宽度，是根据寄生JFET电流大小具体实验调节;高阻区域的宽度越大，则寄生JFET的漏电流越小;高阻区域的宽度越小，则寄生JFET的导通电流能力越强。4.制造如权利要求1所述的高压LDMOS器件的工艺方法，其特征在于:Ν型深阱的分段，是在N型深阱注入时，利用掩膜版N型深阱进行分段注入，然后进行高温热推进之后，两段深阱逐渐融合形成;两段深阱底部之间形成高阻区域，即形成间隔；在P型层注入时，在相应区域也对P型层进行分段注入，形成对应的两段式的P型层。5.如权利要求4所述的高压LDMOS器件的工艺方法，其特征在于:对P型层进行对应的分段处理，是在分段区域实现新的Ρ/Ν型的配比平衡，最终保证器件整体耐压能力不受影响；两段P型层之间的间距在I?15μπι范围内调节。6.如权利要求4所述的高压LDMOS器件的工艺方法，其特征在于:所述N型深阱的注入能量为80?150Kev，注入剂量为1Ε12?lE13cm—2，热推进的温度为1050?1250°C，时间10?20ho
【文档编号】H01L29/06GK105870188SQ201610242892
【公开日】2016年8月17日
【申请日】2016年4月19日
【发明人】王惠惠
【申请人】上海华虹宏力半导体制造有限公司