隧道场效应晶体管、其制造方法以及开关元件的制作方法

文档序号:10517961阅读:560来源:国知局
隧道场效应晶体管、其制造方法以及开关元件的制作方法
【专利摘要】一种隧道场效应晶体管(TFET),其构成为,在呈p型的IV族半导体基板的(111)面上配置有III?V族化合物半导体纳米线,并适当地配置有各个电极,即源电极、漏电极以及栅电极,或者构成为,在呈n型的IV族半导体基板的(111)面上配置有III?V族化合物半导体纳米线,并适当地配置有各个电极,即源电极、漏电极以及栅电极。该纳米线由第一区域以及第二区域构成。例如,第一区域通过p型掺杂剂被间歇性地掺杂,第二区域通过n型掺杂剂被掺杂。
【专利说明】
隧道场效应晶体管、其制造方法以及开关元件
技术领域
[0001]本发明涉及具有II1-V族化合物半导体纳米线的隧道场效应晶体管、其制造方法以及包含该晶体管的开关元件。
【背景技术】
[0002]隧道场效应晶体管(TFET)在晶体管的开关(Switching)中利用隧道电流。因此,TFET能够实现高速的导通.关断的切换,还能够进行低电压的动作。在这样的TFET中,已知一种晶体管,其具有IV族半导体基板以及竖立在该基板上的II1-V族化合物半导体纳米线,并在该基板与该纳米线之间的界面产生隧道电流(例如,参照专利文献1、非专利文献I以及非专利文献2)。该TFET在如下方面具有优势,即能够在较小的亚阈值(Sub-threshold)(小于等于60mV/dec)下动作且易于制造。因此,所述TFET可用于开关元件。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献1:W0 2011/040012号国际公布
[0006]非专利文献
[0007]非专利文献1:KatsuhiroTom1ka,Takashi Fukui,"Tunnel f ield-ef f ecttransistor using InAs nanowire/Si heterojunct1n^,Appl.Phys.Lett.,Vol.98,pp.083114-1-083114-3.
[0008]非专利文南犬2: Katsuhiro Tom1ka ,Masatoshi Yoshimura, Takashi Fukui,〃Steep-slope tunnel field-effect transistors using II1-V nanowire/Siheterojunct1n^IEEE VLSI Technology 2012Symposium Proc.,pp.47-48.

【发明内容】

[0009]发明所要解决的技术问题
[0010]在所述TFET中,尽管所述纳米线中的构成所述界面的部分是以未掺杂(Undope)的形式形成的,但是所述开关元件的启动电压有时仍然会向负侧偏移。因此,对于所述TFET,进一步希望使所述启动电压向正侧偏移。
[0011]本发明的目的在于提供一种TFET及其制造方法,该TFET能够在较小的亚阈值(小于等于60mV/dec)下动作,并能够在偏正侧或者偏负侧的启动电压下动作,并且能够容易地制造出来。
[0012]另外,本发明进一步的目的在于提供一种包含该TFET的开关元件。
[0013]用于解决技术问题的方案
[0014]本发明人发现,通过以适当的间隔间歇性地掺杂适当的掺杂剂来制作II1-V族化合物半导体纳米线中构成IV族半导体基板与II1-V族化合物半导体纳米线之间的界面的第一区域,能够解决上述技术问题,进而经过研究完成了本发明。
[0015]S卩,本发明的第一技术方案涉及以下的隧道场效应晶体管(TFET)以及开关元件。
[0016][I] —种隧道场效应晶体管,具有:1V族半导体基板,其包含呈第一导电型的部分,并且所述部分具有(111)面,其中,所述第一导电型为η型及P型中的任意一种;II1-V族化合物半导体纳米线,其包含第一区域及第二区域,所述第一区域在所述(111)面上竖起,所述第二区域呈第二导电型并与所述第一区域相连,其中,所述第二导电型为η型及P型中的另一种;源电极及漏电极中的一个,其不与所述II1-V族化合物半导体纳米线接触,且连接在所述IV族半导体基板上;源电极及漏电极中的另一个,其连接在所述第二区域;以及栅电极,其被配置成,作用于所述IV族半导体基板与所述第一区域的界面,从而产生用于对所述源电极及所述漏电极间的载流子的流动进行控制的电场;所述第一区域含有第一导电型掺杂剂及第二导电型掺杂剂中的一种或者两种,所述第一导电型掺杂剂用于使II1-V族化合物半导体呈所述第一导电型,所述第二导电型掺杂剂用于使II1-V族化合物半导体呈所述第二导电型,所述第一区域中的所述第一导电型掺杂剂以及所述第二导电型掺杂剂的至少一种的浓度大于等于I X 114Cnf3且小于所述第二区域中的所述第二导电型掺杂剂的浓度。
[0017][2]根据[I]所述的隧道场效应晶体管,进一步具有栅极电介质膜,该栅极电介质膜至少配置在所述II1-V族化合物半导体纳米线的所述第一区域的侧面,所述栅电极配置在所述栅极电介质膜上。
[0018][3]—种开关元件,其包含[I]或[2]所述的隧道场效应晶体管。
[0019]再者,本发明的第二技术方案涉及以下的隧道场效应晶体管(TFET)的制造方法。
[0020][4]—种隧道场效应晶体管的制造方法,包括:II1-V族化合物半导体纳米线生长步骤,从IV族半导体基板中的呈第一导电型的部分的(111)面上,生长II1-V族化合物半导体纳米线,其中,所述第一导电型为η型及P型中的任意一种;栅电极形成步骤,形成栅电极,该栅电极用于产生作用于所述IV族半导体基板与所述II1-V族化合物半导体纳米线的界面的、用来对源电极及漏电极间的载流子的流动进行控制的电场;源电极及漏电极中的任意一个的形成步骤,以不与所述II1-V族化合物半导体纳米线接触的方式,在所述IV族半导体基板上形成所述源电极及所述漏电极中的任意一个;以及源电极及漏电极中的另一个的形成步骤,在所述II1-V族化合物半导体纳米线上形成所述源电极及所述漏电极中的另一个,其特征在于,所述II1-V族化合物半导体纳米线生长步骤包括:第一区域形成步骤,在所述(111)面上,一边供给III族原料以及V族原料,一边间歇性地掺杂第一导电型掺杂剂及第二导电型掺杂剂中的一种或者两种,从而形成第一区域,所述第一导电型掺杂剂用于使II1-V族化合物半导体呈所述第一导电型,所述第二导电型掺杂剂用于使II1-V族化合物半导体呈所述第二导电型;以及第二区域形成步骤,进一步向形成在所述(111)面上的所述第一区域供给所述V族原料以及所述III族原料,形成与所述第一区域相连的、呈第二导电型的第二区域,其中,所述第二导电型为η型及P型中的另一种。
[0021][5]根据[4]所述的隧道场效应晶体管的制造方法,所述第一区域含有用于使II1-V族化合物半导体呈所述第二导电型的第二导电型掺杂剂,在所述第一区域形成步骤中,以使所述第一区域中的所述第一导电型掺杂剂的浓度达到I X 114?I X 117Cnf3的量,将所述第一导电型掺杂剂间歇性地供给到所述(111)面上。
[0022][6]根据[4]或[5]所述的隧道场效应晶体管的制造方法,所述第一区域形成步骤中的、掺杂所述第一导电型掺杂剂的时间为0.1?5秒/次,所述第一导电型掺杂剂的掺杂间隔为1.0?29.5秒。
[0023][7]根据[4]至[6]中的任一项所述的隧道场效应晶体管的制造方法,在所述第二区域形成步骤中,一边向形成在所述(111)面上的所述第一区域供给所述V族原料以及所述III族原料,一边掺杂所述第二导电型掺杂剂,从而形成呈所述第二导电型的所述第二区域。
[0024]发明效果
[0025]根据本发明,能够提供一种TFET(开关元件),其能够在较小的亚阈值(小于等于60mV/dec)下动作,并且能够在偏正侧或者偏负侧的启动电压下动作。本发明的TFET能够容易地制造出来。通过使用本发明的TFET,不仅能够抑制半导体微处理器以及高集成电路的耗电量的增加,而且能够提高半导体微处理器以及高集成电路的集成度及性能。
【附图说明】
[0026]图1是模式化地示出本实施方式的TFET的结构的剖面图。
[0027]图2A是沿图1中的A-A线剖切本实施方式中的III_V族化合物半导体纳米线时的剖面图,图2B是模式化地示出本实施方式中的纳米线的立体图。
[0028]图3A是示出在本实施方式的TFET的制造中制造在硅基板上的II1-V族化合物半导体纳米线的图,图3B是示出在该TFET的制造中被栅极电介质膜以及栅电极层包覆的II1-V族化合物半导体纳米线的图,图3C是示出埋设在绝缘保护膜中的II1-V族化合物半导体纳米线的图,图3D是示出从局部去除的绝缘保护膜中露出的栅极电介质膜以及II1-V族化合物半导体纳米线的图,图3E是示出从绝缘保护膜中露出的II1-V族化合物半导体纳米线的图,图3F是示出通过形成源电极以及漏电极而完成的TFET的图。
[0029]图4A是示出在本实施方式的TFET的制造中直到制造出II1-V族化合物半导体纳米线为止的硅基板的温度与原料气体的供给的图,图4B是示出图4A中的C区的原料气体的供给的一例的图,图4C是示出图4A中的D区的原料气体的供给的脉冲掺杂(Pulse Dope)的一例的图。
[0030]图5A是模式化地示出本实施方式的TFET中的能带(Band)结构的一例的图,图5B是模式化地示出其他实施方式的TFET中的能带结构的一例的图。
[0031]图6A是现有的TFET的一例中的II1-V族化合物半导体纳米线的扫描式电子显微镜图像,图6B是本发明的TFET的一例中的II1-V族化合物半导体纳米线的扫描式电子显微镜图像。
[0032]图7是示出实施例1、2的TFET与现有(比较例I)的TFET各自的漏极电流与栅极电压之间的关系的图。
[0033]图8A是模式化地示出实施例3、4的TFET的制造中的硅基板的温度与原料气体的供给的图,图SB是模式化地示出图8A中的D区的原料气体的供给的脉冲掺杂的图。
[0034]图9是示出实施例3、4的TFET与现有(比较例2)的TFET各自的漏极电流与栅极电压之间的关系的图。
【具体实施方式】
[0035]1、本发明的隧道场效应晶体管
[0036]本发明的隧道场效应晶体管(TFET)具有IV族半导体基板、II1-V族化合物半导体纳米线、源电极、漏电极以及栅电极。也可以在一个IV族半导体基板上形成多个TFET。在本发明的TFET中,IV族半导体基板的(111)面与配置在该(111)面上的II1-V族化合物半导体纳米线形成界面(在以下的说明中也称为“接合界面”)。在本发明的TFET中,在该接合界面中产生隧道现象。此外,“接合界面”是指II1-V族化合物半导体纳米线与(111)面直接连接的部分。
[0037]IV族半导体基板是硅基板或锗基板等具有由IV族半导体构成的(111)面的基板。IV族半导体基板例如为硅(I 11)基板或者硅(100)基板。在IV族半导体基板为硅(100)基板的情况下,除(100)面之外还形成有(111)面。
[0038]IV族半导体基板具有包含(111)面的部分。该部分呈η型和P型中的任意一种。所述部分呈现的导电型也称为“第一导电型”。因此,既可以是仅IV族半导体基板的包含(111)面的一部分呈第一导电型,也可以是IV族半导体基板整体呈第一导电型。例如,IV族半导体基板也可以是具有端面为(111)面的IV族半导体层的IV族半导体基板。另外,IV族半导体基板也可以被掺杂为η型或者P型。在掺杂于IV族半导体基板的掺杂剂中,使用使该基板呈η型或者P型的掺杂剂。例如,在使IV族半导体基板呈P型的掺杂剂的示例中包括B、Al、Ga、In以及TI。另外,在使IV族半导体基板呈η型的掺杂剂的示例中包括N、P、As、Sb以及B i。
[0039]另外,可以在IV族半导体基板的表面形成绝缘膜。在绝缘膜的示例中包括氧化硅膜以及介电常数为3.9以上的化合物。在介电常数为3.9以上的化合物的膜的示例中包括氮化硅以及Hf AlO。
[0040]II1-V族化合物半导体纳米线是由II1-V族化合物半导体构成的直径为2?lOOnm、长度为50nm?ΙΟμπι的结构体。II1-V族化合物半导体纳米线例如以其长轴与(111)面垂直的方式配置在IV族半导体基板的(111)面上。II1-V族化合物半导体可以是由两种元素构成的半导体、由三种元素构成的半导体、由四种元素构成的半导体、由四种以上元素构成的半导体之中的任意一种。
[0041]在由两种元素构成的II1-V族化合物半导体的示例中包括InAs、InP、GaAs、GaN、InSb、GaSb以及AlSb。在由三种元素构成的II1-V族化合物半导体的示例中包括AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb以及AllnSb。在由四种以上元素构成的111-¥族化合物半导体的示例中包括11163厶11厶111163?、11163厶8?、6311^8111163厶1513、InGaAsSb 以及 AlInGaPSb。
[0042]II1-V族化合物半导体纳米线包含第一区域和第二区域。第一区域是与IV族半导体基板的(111)面接合的部分,并从(111)面上竖起。第二区域是与第一区域相连的部分。例如,第一区域是将II1-V族化合物半导体纳米线相对于其长轴方向一分为二时的基板侧的部分,第二区域是与基板侧相反一侧的部分。
[0043]第一区域掺杂有第一导电型掺杂剂,从而产生后述的栅极电压的偏移。即,上述第一区域含有第一导电型掺杂剂以及第二导电型掺杂剂中的一种或者两种,所述第一导电型掺杂剂用于使II1-V族化合物半导体呈所述第一导电型,所述第二导电型掺杂剂用于使II1-V族化合物半导体呈所述第二导电型。例如,上述第一区域可以是,在无掺杂(non-dope) 的情况下为 i 型的 II1-V族化合物半导体中掺杂有第一导电型掺杂剂以及第二导电型掺杂剂中的一种或者两种。另外,上述第一区域也可以是,虽在无掺杂的情况下为P型、但因非有意的掺杂剂的存在而呈现η型的II1-V族化合物半导体中掺杂有第一导电型掺杂剂以及第二导电型掺杂剂中的一种或者两种。进一步,上述第一区域还可以是,虽在无掺杂的情况下为η型、但因非有意的掺杂剂的存在而呈现P型的II1-V族化合物半导体中掺杂有第一导电型掺杂剂以及第二导电型掺杂剂中的一种或者两种。
[0044]第一区域中的第一导电型掺杂剂以及第二导电型掺杂剂的浓度可从下述范围中适当决定:即,从单独掺杂第一导电型掺杂剂或者第二导电型掺杂剂时作为掺杂剂而有效浓度,到在第一区域中能够用一种掺杂剂的影响来实质性地抵消另一种掺杂剂的影响的浓度。例如,第一区域中的第一导电型掺杂剂以及第二导电型掺杂剂中的至少一种的浓度为,大于等于I X 114Cnf3且小于第二区域中的第二导电型掺杂剂的浓度。
[0045]另外,在第一区域含有第一导电型掺杂剂以及第二导电型掺杂剂两者的情况下,从用一种掺杂剂的影响来实质性地抵消另一种掺杂剂的影响的观点来看,优选第一导电型掺杂剂以及第二导电型掺杂剂中的一种的浓度小于另一种的浓度。例如,当在无掺杂的情况下为i型、但因非有意的掺杂剂的存在而呈现第二导电型的II1-V族化合物半导体的第一区域中掺杂第一导电型掺杂剂时,如果是为了通过第一导电型掺杂剂的掺杂来抑制因非有意掺杂导致的第二导电型,则第一导电型掺杂剂的浓度小于第二区域中的第二导电型掺杂剂的浓度,并且优选小于第一区域中的第二导电型掺杂剂的浓度。
[0046]一旦第一导电型掺杂剂的浓度过低,将会出现无法合理地控制第一区域的导电型的情况,而一旦第一导电型掺杂剂的浓度过高,将会导致实质性的接触界面变成第一区域与第二区域之间的界面,因此不推荐。第一导电型掺杂剂的浓度以及第二导电型掺杂剂的浓度均可通过下述方式求得,即、将无掺杂的上述InAs纳米线制作在η型、P型或者i型的娃基板上从而制作成竖直型FET结构,并根据该纳米线的阈值电压计算出浓度。这样的第一区域例如能够通过间歇性地掺杂后述的第一导电型掺杂剂来形成。从上述观点来看,第一区域中的所述第一导电型掺杂剂的浓度更加优选为达到I X 114-1X 117Cnf3的量。
[0047]第一导电型掺杂剂的种类既可以是一种也可以是一种以上。在用于使第一区域呈P型的第一导电型掺杂剂的示例中包括Zn、Cd、Hg、Te以及C。在用于使第一区域呈η型的第一导电型掺杂剂的示例中包括C、S1、Ge、Sn、0、S、Se以及Po。
[0048]从合理地调整第一区域的导电型的观点来看,优选第一导电型掺杂剂是用于赋予与没有掺杂第一导电型掺杂剂的II1-V族化合物半导体所呈现的导电型相反的导电型的掺杂剂。即,对于呈η型的II1-V族化合物半导体,优选P型的第一导电型掺杂剂,对于呈P型的II1-V族化合物半导体,优选η型的第一导电型掺杂剂。在此,“没有掺杂第一导电型掺杂剂的II1-V族化合物半导体”包括由于非有意的掺杂剂的掺杂(混入)而呈现特定导电型的II1-V族化合物半导体。例如能够通过不掺杂第一导电型掺杂剂而形成第一区域,并对该第一区域的导电型进行测定来确定这样的第一导电型掺杂剂。
[0049]第二区域呈η型以及P型中的与第一导电型不同的导电型。第二区域所呈现的导电型也称为“第二导电型”。呈现第二导电型的第二区域能够通过掺杂第二导电型掺杂剂来形成。第二导电型掺杂剂的种类既可以是一种也可以是一种以上。第二导电型掺杂剂例如可从作为第一导电型掺杂剂而示例出的掺杂剂中进行选择。
[0050]源电极与本发明的TFET的源极区域连接,漏电极与本发明的TFET的漏极区域连接。源电极以及漏电极例如为Ti/Au合金膜或Ti/Al/Ti/Au合金膜、Ge/Au/Ni/Au合金膜等。
[0051]源电极以及漏电极的位置根据本发明的TFET的结构而变化。例如,在IV族半导体基板作为源极区域而发挥其功能、II1-V族化合物半导体纳米线的第一区域(与IV族半导体基板的(I 11)面接合)作为通道(Channel)区域而发挥其功能、II1-V族化合物半导体纳米线的第二区域(除第一区域以外的区域)作为漏极区域而发挥其功能的情况下,源电极连接在IV族半导体基板上,漏电极连接在II1-V族化合物半导体纳米线的第二区域。
[0052]另一方面,在IV族半导体基板作为漏极区域而发挥其功能、II1-V族化合物半导体纳米线的第一区域(与IV族半导体基板的(111)面接合)作为通道区域而发挥其功能、II1-V族化合物半导体纳米线的第二区域(除第一区域以外的区域)作为源极区域而发挥其功能的情况下,源电极连接在II1-V族化合物半导体纳米线的第二区域,漏电极连接在IV族半导体基板上。
[0053]栅电极能够使电场作用于所述接合界面。通常,在通道区域(IV族半导体基板以及II1-V族化合物半导体纳米线的一方或者双方)上配置栅极电介质膜,栅电极配置在所述栅极电介质膜上。
[0054]在能够获得本发明的效果的范围内,本发明的TFET也可以进一步包含除上述构成要素以外的其他构成要素。在这样的构成要素的示例中包括绝缘保护膜。绝缘保护膜被配置为,其厚度方向为II1-V族化合物半导体纳米线的长轴方向。绝缘保护膜既可以配置在整个IV族半导体基板上,也可以配置在一部分IV族半导体基板上。从保护II1-V族化合物半导体纳米线、栅极电介质膜以及栅电极的观点来看,优选绝缘保护膜的厚度为覆盖II1-V族化合物半导体纳米线的第一区域和第二区域的至少一部分的厚度。从能够充分获得电绝缘性的观点、以及能够通过具有使纳米线不发生弯曲的程度的低粘性溶液来形成的观点来看,优选绝缘保护膜为BCB (苯并环丁烯)层。
[0055]在本发明的TFET中,优选所述接合界面无位错且无缺陷,但也可以含有少量的位错或者缺陷。具体而言,所述接合界面中的失配位错(misfit dislocat1n)的周期只要大于根据所述IV族半导体与所述II1-V族化合物半导体的晶格失配所计算出的失配位错的周期即可。另外,所述接合界面中的穿透位错(threading dislocat1n)的密度只要在O?101()个/cm2的范围内即可。通过由后述的本发明的TFET的制造方法来制造本发明的TFET,能够制造出具有基本上无位错且无缺陷的接合界面的本发明的TFET。
[0056]在本发明的TFET中,所述接合界面作为隧道层而发挥其功能。如后面的实施方式所示,在本发明的TFET中,通过对栅电极施加正向或者负向偏压(bias),使源极区域(IV族半导体基板或者II1-V族化合物半导体纳米线)内的载流子基于隧道现象而移动到通道区域(II1-V族化合物半导体纳米线或者IV族半导体基板)内(变为导通状态)。该动作相当于CMOS开关的η型或者P型MOSFET的开关动作(图5A、图5B)。
[0057]本发明的TFET通过利用在IV族半导体基板与II1-V族化合物半导体纳米线之间的接合界面中产生的电势(potential ),能够在小于等于60mV/dec的亚阈值下动作(参照实施例)。通过将本发明的TFET用作开关元件,能够削减半导体设备的消耗电力。其结果是,还能够实现节能以及降低环境负担。
[0058]另外,在本发明的TFET中,通过对II1-V族化合物半导体纳米线中的第一区域的导电型进行适当调整,使阈值电压(threshold voltage,临界值电压)向正侧或者负侧偏移。因此,通过适当调整第一区域的导电型,能够任意地控制导通状态所需的供给电压(栅极电压)的符号以及大小(图7)。
[0059]2、本发明的TFET的制造方法
[0060]本发明的TFET的制造方法包括:纳米线生长步骤、栅电极形成步骤和源电极及漏电极形成步骤。
[0061]“纳米线生长步骤”是使II1-V族化合物半导体纳米线从IV族半导体基板中的呈第一导电型的(111)面上生长的步骤。“栅电极形成步骤”是形成栅电极的步骤,该栅电极用来产生用于对源电极以及漏电极间的载流子的流动进行控制的电场。以对所述IV族半导体基板与所述II1-V族化合物半导体纳米线的界面产生作用的方式配置该栅电极。“源电极及漏电极形成步骤”是如下步骤:以不与所述II1-V族化合物半导体纳米线接触的方式,在所述IV族半导体基板上形成所述源电极及所述漏电极中的任意一个,以及在所述II1-V族化合物半导体纳米线上形成所述源电极及所述漏电极中的另一个。
[0062]除纳米线生长步骤以外的步骤能够根据以往的技术来进行,例如按照专利文献I中记载的方法来进行。
[0063]在本发明的TFET的制造方法中,在“纳米线生长步骤”之前,根据需要可先执行IV族半导体基板的预处理步骤。在这种预处理步骤的示例中包括形成具有开口部的绝缘膜的步骤。
[0064]在形成有绝缘膜的、具有(111)面的IV族半导体基板的示例中包括η型娃(111)基板、P型硅(111)基板、通过各向异性蚀刻使(111)面表面的一部分或者整个面露出的硅
(100)基板。作为绝缘膜的氧化硅膜,例如能够通过对硅基板进行热氧化或者通过溅射法等一般的薄膜形成法而形成。绝缘膜的厚度并无特殊限定,例如为20nm左右即可。
[0065]绝缘膜的开口部可通过使用电子束光刻技术、光刻技术、纳米压印光刻技术等微细图案加工技术来形成。开口部的形状可任意设定,开口部的形状例如包括三角形、四边形、六边形以及圆形。开口部的直径例如为2?I OOnm左右即可。一旦开口部的直径过大,则有可能导致在所述接合界面中形成大量的位错或者缺陷。在将多个开口部周期性地排列在一个IV族半导体基板上的情况下,开口部的间隔例如为1nm至数微米左右。
[0066]另外,在上述预处理步骤的示例中包括高温热处理。高温热处理是用于去除形成在IV族半导体基板的(111)面上的自然氧化膜的处理。所述自然氧化膜会阻碍II1-V族化合物半导体纳米线的生长。通过对设置有所述开口部的IV族半导体基板进行高温热处理去除自然氧化膜。通过去除自然氧化膜,使IV族半导体基板的表面(开口部内的(111)面)露出。高温热处理例如能够在氢气或氮气、氩气等惰性气体环境中以约900°C的条件进行。
[0067]另外,在上述预处理步骤的示例中包括低温热处理。低温热处理是如下的处理:将高温热处理后的IV族半导体基板的温度降低到II1-V族化合物半导体纳米线生长时的温度或者更低的温度,例如降低到400°c左右,从而将IV族半导体基板的(111)面设置成(111)1X I面。
[0068]本来,高温热处理后的(111)面是以IX I结构构成的,但是,有时在冷却过程中会转换成(111)2 X I面。然而,通过将IV族半导体基板的温度降低到400°C左右,能够重新将(111)2 X I面转换成(111)1 X I面。此外,“(111)2 X I面”是指构成原子排列的最小单位形成为2原子间隔X I原子间隔的面。“(111)1 X I面”是指构成原子排列的最小单位形成为I原子间隔X I原子间隔的面。
[0069]所述低温热处理在约350?450°C(例如约400°C)的温度下进行即可。低温热处理优选在氢气、氮气、氩气、氦气等惰性气体环境下进行。
[0070]进一步,在本发明的TFET的制造方法中,在“纳米线生长步骤”中,根据需要可进行用于纳米线生长的准备步骤。在这种准备步骤的示例中包括将(111)面转换成(Ul)A面或者(Ill)B面的步骤。“(lll)A面”是指表面配置有III族元素的(111)面。另外,“(lll)B面”是指表面配置有V族元素的(111)面。II1-V族化合物半导体的(I 11 )A面或者(111 )B面为如下结构,即由(111)2X2面、也就是最小单位为2原子间隔X2原子间隔的周期而构成的结构。因此,如果在IV族半导体基板的表面上以小于2原子间隔X 2原子间隔的最小单位配置有III族元素或者V族元素,则II1-V族化合物半导体易于在该表面生长。
[0071]将(111)面转换成(Ill)A面或者(Ill)B面的步骤可通过向IV族半导体基板的(111)面供给III族原料或者V族原料来进行。将(111)面转换成(I 11) A面或者(I 11) B面的工序既可以在将IV族半导体基板的表面转换成(111)1 X I面的工序之后进行,也可以与转换成(111)1 X I面的工序同时进行。例如,通过低温热处理将IV族半导体基板的(111)2X1面转换成(111)1 XI面,并向IV族半导体基板的表面供给III族原料或者V族原料,由此能够将(111)1 X I面转换成(Ill)A面或者(Ill)B面(图4A、图4B)。
[0072]III族原料优选为含有硼、铝、镓、铟或钛(也可以是有机金属化合物)的气体。III族原料例如为三甲基铟等有机烷基金属化合物。V族原料优选为含有氮、磷、砷、锑或铋(也可以是有机金属化合物)的气体。V族原料例如为氢化砷(arsine:胂;AsH3)。111族原料或者V族原料的供给优选在400至500°C下进行。
[0073]另外,在所述准备步骤的示例中包括交替原料供给调制法。“交替原料供给调制法”是指如下方法,即交替地向IV族半导体基板提供含有III族元素的原料气体以及含有V族元素的原料气体,以在通过绝缘膜的开口部而露出的(111 )A面或(111 )B面上形成II1-V族化合物半导体的薄膜。交替原料供给调制法可在为了使II1-V族化合物半导体纳米线生长而需要的温度下进行,并优选在比该温度更低的温度下进行。例如,交替原料供给调制法在II1-V族化合物半导体纳米线生长时的温度下进行,或者在约400°C下进行,或者一边从400 0C开始升温一边进行即可。
[0074]具体而言,在IV族半导体基板上形成有(Ill)A面的情况下,首先供给含有III族元素的原料气体,之后供给含有V族元素的原料气体。进一步,交替反复供给含有III族元素的原料气体以及含有V族元素的原料气体。另一方面,在IV族半导体基板上形成有(Ill)B面的情况下,首先供给含有V族元素的原料气体,之后供给含有III族元素的原料气体。进一步,交替反复供给含有V族元素的原料气体以及含有III族元素的原料气体。
[0075]含有V族元素的原料气体的供给时间以及含有III族元素的原料气体的供给时间分别为数秒程度即可。另外,优选在供给含有V族元素的原料气体与供给含有III族元素的原料气体之间设置数秒的间隔(interval)。交替供给含有V族元素的原料气体以及含有III族元素的原料气体,直到II1-V族化合物半导体的薄膜达到期望的厚度为止即可。通过数次反复供给气体,形成II1-V化合物半导体的薄膜。
[0076]该交替原料供给调制法还具有如下的补偿效果:即使在将IV族半导体基板的(111)I X I面转换成(Ill)A面或者(Ill)B面时存在未能转换的部位,也能够再次形成(111)A面或者(Ill)B面。其原因在于,通过交替原料供给调制法,IV族元素与III族元素或者V族元素会发生键合。
[0077]在交替原料供给调制法之后为了使半导体纳米线生长而升高基板温度时,通过交替原料供给调制法形成的II1-V化合物半导体的薄膜防止吸附在基板上的III族元素和/或V族元素因热而产生分离。
[0078]纳米线生长步骤包括如下步骤:一边向所述(111)面上供给III族原料及V族原料,一边间歇性地掺杂所述第一导电型掺杂剂及所述第二导电型掺杂剂中的一种或者两种,从而形成呈现拟本征的第一区域(第一区域形成步骤);以及向形成在所述(111)面上的第一区域供给III族原料及V族原料,并根据需要一并掺杂所述第二导电型掺杂剂,从而形成第二区域(第二区域形成步骤),所述第二区域与所述第一区域相连且呈η型以及P型中的另一种即第二导电型。除了第一区域以及第二区域之外,“ II1-V族化合物半导体纳米线”例如也可以包括通过上述纳米线生长的准备步骤形成的、源于该纳米线的原料的部分。
[0079]在第一区域形成步骤以及第二区域形成步骤中的任意一个步骤中,II1-V族化合物半导体纳米线的生长均可通过将III族原料以及V族原料供给到(111)面上的方法来进行,例如通过有机金属化学气相外延法(在以下的说明中也称为“M0VPE法”)或分子束外延法(在以下的说明中也称为“ΜΒΕ法”)等方法进行。优选通过MOVPE法来进行111 -V族化合物半导体纳米线的生长。
[0080]基于MOVPE法而形成半导体纳米线可使用通常的MOVPE装置来进行。也就是说,只要在规定的温度和减压条件下提供含有III族元素的原料气体以及含有V族元素的原料气体即可。例如,在形成InAs纳米线时,在约540°C下提供含有氢化砷(AsH3)以及三甲基铟的气体即可。另外,在形成GaAs纳米线时,在约750°C下提供含有氢化砷以及三甲基镓的气体即可。另外,在形成InGaAs纳米线时,在约670 V下提供含有氢化砷、三甲基铟和三甲基镓的气体即可。
[0081 ]在第一区域形成步骤中,III族原料以及V族原料被供给到上述IV族半导体基板的
(111)面。在形成有基于交替原料供给调制法的所述薄膜的情况下,III族原料以及V族原料被供给到该薄膜。通常,III族原料以及V族原料的供给量是固定的。在第一区域形成步骤中,根据需要,既可以连续地或者间歇性地改变一种原料的供给量,也可以间歇性地供给两种原料。
[0082]在第一区域形成步骤中,以与III族原料以及V族原料的供给并行的方式,间歇性地掺杂第一导电型掺杂剂以及第二导电型掺杂剂中的一种或者两种,从而形成第一区域。所形成的第一区域呈现拟本征。“拟本征”是指,根据第一导电型掺杂剂以及第二导电型掺杂剂在第一区域中的浓度而确定的第一区域的导电型。例如,拟本征为如下导电型:在即使不掺杂掺杂剂仍呈现出第一导电型或者第二导电型的、构成第一区域的半导体中掺杂第二导电型掺杂剂或者第一导电型掺杂剂,从而以在电性方面抵消该半导体原始的一部分或者全部导电型的方式调整出的导电型。拟本征既可以是η型,也可以是P型,还可以是i型。
[0083]此外,拟本征中的“i型”是指,例如第一区域的η型掺杂剂的浓度以及P型掺杂剂的浓度均大于等于IXlO15Cnf3,且第一区域的电阻值大于等于0.1Ω.cm。上述电阻值例如能够根据四探针电压电流特性或晶体管特性的非线性区域的电流斜率等求得。
[0084]所述第一区域有时会包含所述第二导电型掺杂剂。例如,当III族原料或者V族原料含有微量的有机催化剂时,因该有机催化剂而产生的碳原子将会被掺杂在第一区域中。该碳原子在所述II1-V族化合物半导体纳米线中作为η型掺杂剂而发挥其作用。
[0085]在这种情况下,在第一区域形成步骤中,从将第一导电型的特性赋予给在无掺杂的情况下呈现出第二导电型的第一区域,并使栅极电压偏移(例如,从负向向正向偏移)的观点来看,第一导电型掺杂剂的掺杂量优选为,第一区域中的所述第一导电型掺杂剂的浓度大于等于I X 114Cnf3且小于第二导电型掺杂剂的浓度,更加优选为I X 114-1 X 117Cm-3的量。另外,从以适当的量来使栅极电压偏移的观点来看,优选地,在第一区域形成步骤中,每次掺杂所述第一导电型掺杂剂的时间为0.1?5秒,所述第一导电型掺杂剂的掺杂间隔为I?29.5秒。
[0086]在第二区域形成步骤中,从形成呈现出适度的第二导电型的第二区域的观点来看,优选一边供给III族原料以及V族原料,一边掺杂第二导电型掺杂剂,以形成呈现第二导电型的所述第二区域。根据通过供给III族原料以及V族原料而形成的II1-V族化合物半导体纳米线的导电型,可省略第二区域形成步骤中的第二导电型掺杂剂的掺杂。
[0087]通过以上工序,能够使包含第一区域以及第二区域的II1-V族化合物半导体纳米线以其长轴垂直于(111)面的方式形成在IV族半导体基板的(111)面上。以这种方式形成II1-V族化合物半导体纳米线时的所述接合界面基本上无错位且无缺陷。
[0088]在栅电极形成步骤中形成栅电极。栅电极例如能够通过使用光刻法的方法形成。在这种方法中,例如以光刻胶膜(resist film)遮掩除电极形成预定部位以外的区域,并蒸镀金、铂、钛、铬、铝、钯、钼等金属或者多晶硅等半导体,进而去除(剥离)光刻胶膜。另外,也可以在蒸镀钛之后,进一步蒸镀金进行层叠,从而形成双层结构的电极。
[0089]如上所述,优选为,栅电极被配置在栅极电介质膜上。在这种情况下,栅电极形成在栅极电介质膜上。形成栅极电介质膜的方法并无特殊限定。例如,只要使用ALD(原子层沉积(atomic layer deposit1n))法等形成由氧化娃(Si02)、氧化招(AI2O3)、氧化給(Hf02)或者氧化锆(ZrO2)构成的膜即可。
[0090]在源电极及漏电极形成步骤中形成源电极以及漏电极。形成源电极以及漏电极的方法例如能够与栅电极同样地使用光刻法来形成。
[0091]源电极、漏电极以及栅电极之中的、形成于II1-V族化合物半导体纳米线的第二区域中的源电极或者漏电极在纳米线生长步骤之后形成。但是,除形成在所述第二区域中的源电极或者漏电极以外,形成其他电极的时期并无特殊限定,只要是根据TFET的结构能够配置在期望的位置即可。
[0092]通过以上的步骤,能够制造出本发明的TFET。
[0093]根据上述TFET的制造方法,通过适当选择第一区域的掺杂剂的种类,并间歇性地掺杂该掺杂剂,能够制造出具有期望的特性的TFET。
[0094]下面,参照附图,对本发明的隧道场效应晶体管(TFET)的实施方式进行说明。
[0095]图1是示出本实施方式的TFET的结构的剖面图。如图1所示,本实施方式的TFET100具有高掺杂成P型的硅基板110、绝缘膜120、ΙΙΙ-ν族化合物半导体纳米线130、栅极电介质膜140、绝缘保护膜150、源电极160、漏电极170以及栅电极180。
[0096]硅基板110是高掺杂成P型的硅(111)基板。
[0097]绝缘膜120是绝缘性的膜,其至少包覆P型硅基板110的两个面中的配置有II1-V族化合物半导体纳米线130的面((111)面)。绝缘膜120例如是膜厚为20nm的氧化硅(S12)膜。P型硅基板110的(111)面与II1-V族化合物半导体纳米线130直接接触,从而形成接合界面。在该接合界面不存在绝缘膜120。
[0098]II1-V族化合物半导体纳米线130例如是直径为20nm、长度为300nm的由II1-V族化合物半导体构成的纳米线。II1-V族化合物半导体纳米线130包括掺杂有P型掺杂剂的第一区域132、以及高掺杂成η型的第二区域134。II1-V族化合物半导体纳米线130以其长轴大致垂直于所述(111)面的方式配置在P型硅基板110的(111)面上。第一区域132(拟本征半导体)比第二区域134(η型半导体)更靠近P型硅基板110侧(P型半导体)。第一区域132以及P型硅基板110的接合界面(例如接合部中的(111)面等)基本上无位错且无缺陷。如图2Α以及图2Β所示,II1-V族化合物半导体纳米线130的形状为六棱柱状。
[0099]栅极电介质膜140是包覆绝缘膜120的表面以及II1-V族化合物半导体纳米线130的侧面(第一区域132的侧面以及第二区域134的侧面的一部分)的绝缘膜。栅极电介质膜140例如是铝酸铪(HfAlOx)膜等高电介质膜。
[0100]绝缘保护膜150是包覆II1-V族化合物半导体纳米线130、栅极电介质膜140以及栅电极180的、由BCB等绝缘树脂构成的膜。
[0101]源电极160配置在P型硅基板110的背面(与配置有II1-V族化合物半导体纳米线130的面相反侧的面),并连接在P型硅基板110(ρ型半导体)上。P型硅基板110与源电极160直接接触,从形成界面,在该界面不存在绝缘膜120。源电极160例如是形成在P型硅基板110的背面的Ti/Au合金膜。源电极160也可以配置在P型硅基板110的两个面之中配置有II1-V族化合物半导体纳米线130的面上。
[0102]漏电极170配置在II1-V族化合物半导体纳米线130以及绝缘保护膜150上,并连接在II1-V族化合物半导体纳米线130的第二区域134(n型半导体)。漏电极170例如是配置在II1-V族化合物半导体纳米线130以及绝缘保护膜150上的Ti/Au合金膜、Ti/Al/Ti/Au合金膜或者Ge/Au/Ni/Au合金膜。
[0103]栅电极180以覆盖第一区域132周围的方式配置在栅极电介质膜140上。栅电极180例如是形成在栅极电介质膜140上的W膜或者Ti/Au合金膜。
[0104]图3A?图3F是概略性地示出TFET100的制造方法的一例的图。图4A?图4C是示出111 -V族化合物半导体纳米线130的制作工序的一例的图。下面,参照这些图,对TFET100的制造方法进行说明。
[0105]首先,准备P型硅基板110。在P型硅基板110的表面,通过热氧化法形成由氧化硅(S12)构成的膜厚为20nm的绝缘膜120。在绝缘膜120上形成有开口部122。开口部122的直径例如为20nm。开口部122通过光刻法等形成。此外,也可以预先在P型硅基板110的背面配置源电极160。
[0106]对P型硅基板110进行高温热处理,该高温热处理在一定时间内将该基板的温度保持在900°C。如图4A的A区所示,高温热处理例如在惰性气体环境中以约900°C的条件进行。在图4A中,“折线”表示基板的温度。如上所述,在本实施方式中,接下来将P型硅基板100的温度维持在约400°C,并为了将(111)面设置成(Ill)A面或者(Ill)B面,向(111)面供给III族元素或者V族元素(图4A的B区)。例如,如图4A所示,为了将(111)面设置成(Ill)B面,继高温热处理之后,一边将基板温度保持在400°C,一边向(111)面供给含有V族元素的原料气体、S卩AsH3气体。在图4A中,沿横向延伸的“横条”表示原料气体的种类及其供给的时机(timing)。
[0107]接着,如图3A所示,通过MOVPE法使II1-V族化合物半导体纳米线130从通过开口部122露出的P型硅基板110的(111)面生长。此时,优选在使II1-V族化合物半导体纳米线130生长之前,通过交替原料供给调制法在P型硅基板110的(111)面上形成II1-V族化合物半导体的薄膜。
[0108]交替原料供给调制法在图4A中的C区进行。在交替原料供给调制法中,使基板的温度逐渐向II1-V族化合物半导体纳米线130生长时的温度上升。另外,在交替原料供给调制法中,在本实施方式中是如图4B所示那样,交替供给作为II1-V族化合物半导体纳米线130的基材的含有III族元素及V族元素的原料气体即TMIn(三甲基铟)气体与AsH3气体。
[0109]例如,各原料气体的供给时间为2秒,各原料气体的供给间隔为I秒。在该间隔期间,将氢气供给到(111)面。在交替原料供给调制法中,当以由图4B中的箭头表示的、各供给一次TMIn气体和AsH3气体以及在供给各原料气体后供给两次氢气作为一个循环(cycle)时,该循环将会被重复多次(例如30次)。
[0110]接着,进行II1-V族化合物半导体纳米线130的第一区域132的生长。第一区域132的生长在图4A中的D区进行。在第一区域132的生长中,基板的温度保持恒定(例如540°C)。如图4C所示,在第一区域132的生长中,一方面连续供给作为基材的AsH3气体和TMIn气体,另一方面,为了将作为P型掺杂剂的Zn掺杂到第一区域132而间歇性地供给DEZn(二乙基锌)气体。
[0111]例如,在AsH3气体和TMIn气体被供给30秒的期间内,DEZn气体被供给X秒。即,DEZn气体被供给X秒,然后经过(30-X)的间隔,再次被供给X秒。DEZn气体的每一次的供给时间X能够在可在第一区域132中获得补偿掺杂效果的范围内合理地确定出来,例如为0.5?5秒。供给时间X在D区既可以相同也可以不同。在第一区域132的生长中,当以由图4C中的箭头表示的、供给一次DEZn气体以及一次间隔作为一个循环时,该循环将会被重复多次(例如30次)。
[0112]接着,进行II1-V族化合物半导体纳米线130的第二区域134的生长。第二区域134的生长在图4A中的E区进行。在第二区域134的生长中,基板的温度也保持恒定(例如540°C)。如图4A所示,在第二区域134的生长中,在本实施方式中,为了将作为η型掺杂剂的Si掺杂到第二区域134,与作为基材的AsH3气体及TMIn气体一并地连续供给SiH4气体。
[0113]在形成第一区域132以及第二区域134之后,如图3Β所示,通过栅极电介质膜140覆盖绝缘膜120的表面以及II1-V族化合物半导体纳米线130的表面,并且接着通过栅电极180覆盖栅极电介质膜140。栅极电介质膜140例如通过ALD法形成。栅电极180例如通过溅射法形成。
[0114]接着,如图3C所示,在P型硅基板110的表面上形成绝缘保护膜150。绝缘保护膜150例如通过旋涂(spin coat)法形成。
[0115]接着,如图3D所示,分别局部性去除绝缘保护膜150、栅电极180以及栅极电介质膜140,并使II1-V化合物半导体纳米线130的顶部(第二区域134的端部)以及栅极电介质膜140露出。上述的局部性去除例如可通过反应性离子蚀刻(reactive 1n etching)法进行。
[0116]接着,如图3E所示,在形成绝缘保护膜150之后重新使II1-V族化合物半导体纳米线130的顶部露出。然后,如图3F所示,在绝缘保护膜150的表面形成漏电极170,在P型硅基板110的背面形成源电极160。漏电极170以及源电极160例如通过真空蒸镀形成。
[0117]在TFET100中,II1-V族化合物半导体纳米线130的第一区域132与硅基板110的
(111)面的接合面作为隧道层而发挥其功能。如图5A所示,在TFET100中,通过对栅电极180施加正偏压,P型硅基板110内的载流子通过隧道现象移动到II1-V族化合物半导体纳米线130内(形成导通状态)。该动作相当于CMOS开关的η型MOSFET的开关动作。
[0118]另外,TFET100包括高掺杂成P型的硅基板110、掺杂成P型的第一区域132以及掺杂成η型的第二区域134。因此,由后述的实施例可知,与包括无掺杂的第一区域的TFET相比,能够使栅极电压向正侧偏移。
[0119]另外,通过对II1-V族化合物半导体纳米线中的第一区域的导电型进行适当调整,使阈值电压(临界值电压)向正侧或者负侧偏移,因此,通过改变II1-V族化合物半导体的种类,能够任意控制导通(ON)状态所需的供给电压。
[0120]另外,由于通过绝缘保护膜150包覆II1-V族化合物半导体纳米线130的周围,因此,还能够使多个TFET100集成化。
[0121]此外,在TFET100中,虽然在硅基板110中使用了高掺杂成P型的硅基板,但是,本发明的TFET也能够使用高掺杂成η型的硅(111)基板制作出来。在这种情况下,向第一区域132间歇性地掺杂η型掺杂剂,并向第二区域134连续掺杂P型掺杂剂。在这样制作出的TFET中,II1-V族化合物半导体纳米线的第一区域与η型硅基板的(111)面的接合面作为隧道层而发挥其功能。
[0122]如图5Β所示,在上述的TFET中,通过对栅电极施加负偏压,η型硅基板内的载流子通过隧道现象移动到II1-V族化合物半导体纳米线内(形成导通状态)。该动作相当于CMOS开关的P型MOSFET的开关动作。另外,与包括无掺杂的第一区域的TFET相比,所述TFET能够使栅极电压向负侧偏移。
[0123]根据本实施方式,能够提供一种可在较小的亚阈值(小于等于60mV/dec)下动作的TFET以及开关元件。另外,根据本实施方式,能够提供一种TFET以及开关元件,其在因正向栅极电压而使电流值增大的元件的情况下,可在偏正侧的启动电压下动作,而在因负向栅极电压而使电流值增大的元件的情况下,可在偏负侧的启动电压下动作。该TFET以及开关元件能够容易地制造出来。
[0124]实施例
[0125]下面,参照实施例,对本发明进行详细说明,但本发明并不被这些实施例限定。
[0126]首先,通过下述方法制作现有的TFET(TFET-A)。
[0127][比较例1:TFET-A的制作]
[0128]I)基板的准备
[0129]对P型硅(111)基板(载流子浓度:7X1018cm—3)进行热氧化处理,在表面形成膜厚为20nm的氧化硅膜。通过电子束光刻法以及湿法化学蚀刻法在氧化硅膜上周期性地形成开口部,使硅基板的表面露出。将开口部的形状设置成六边形,并将开口部的投影面积直径设置成lOOnm。
[0130]2) InAs纳米线的制作
[0131]将形成有开口部的基板设置在减压卧式MOVPE装置(HR2339;大阳日酸株式会社制造)中。通过使MOVPE装置的内温上升到925°C后维持5分钟,从而去除形成在硅基板的开口部表面的自然氧化膜。接着,使装置的内温从925°C下降到400°C。一并供给氢化砷与氢气(载流子气体)。将氢化砷的分压设置成1.3 X 10—4atm。
[0132]接着,通过交替原料供给调制法在硅基板的开口部形成InAs薄膜。具体而言,以2秒的三甲基铟的供给、I秒的因供给氢气产生的间隔、2秒的氢化砷的供给、以及I秒的因供给氢气产生的间隔的组合作为一个循环,并在2分钟内重复20次。将三甲基铟的分压设置成9.6 X 10—7atm,并将氢化砷的分压设置成2.5 X 10—4atm。
[0133]接着,在使装置的内温上升之后,通过MOVPE法生长出长度为800nm的InAs纳米线。具体而言,在使装置的内温从400°C上升到540°C之后,一并供给三甲基铟以及氢化砷与氢气,以生长出长度为500nm的InAs纳米线(第一区域;载流子浓度:2 X 117Cnf3)。接着,一并供给三甲基铟、氢化砷以及单硅烷与氢气,以生长出长度为300nm的η型InAs纳米线(第二区域;载流子浓度:2 X 119Cnf3) ο将三甲基铟的分压设置成4.9 X 10—7atm,将氢化砷的分压设置成1.3 X 10—4atm,并将单硅烷的分压设置成7 X 10—8atm。
[0134]3) TFET 的制作
[0135]在娃基板上以及InAs纳米线的侧面形成栅极电介质膜,并进一步在其上形成栅电极。具体而言,通过ALD法形成膜厚为20nm的Hf0.8A1q.20膜(栅极电介质膜)。此后,通过高频溅射法形成膜厚为10nm的W膜(栅电极)。
[0136]接着,在形成有电介质膜的硅基板上形成绝缘树脂(BCB树脂)膜,将硅基板上的InAs纳米线包埋在绝缘树脂中。接着,通过反应性离子蚀刻法去除绝缘树脂上侧的一部分,使InAs纳米线的前端露出。
[ΟΙ37] 接着,在露出1]^8纳米线的面上形成膜厚为120111]1的11(2011111)/^11(10011111)多层膜,以作为漏电极。另外,在娃基板上形成膜厚为50]11]1的11(20111]1)/^11(30111]1)多层膜,以作为源电极。由此制作出TFET-A。
[0138]接下来,制作本发明所涉及的TFET(TFET-B以及TFET-C)。
[0139][实施例1:TFET-B的制作]
[0140]在第一区域的生长中,除了与三甲基铟以及氢化砷的连续供给一并地间歇性地供给二乙基锌之外,以与制作TFET-A同样的方式制作TFET-B。在二乙基锌的供给中,以I秒的供给以及29秒的间隔作为一个循环,并将该循环重复30次。将二乙基锌的分压设置成3 X10—Ltm13TFET-B的第一区域中的掺杂剂(Zn)的浓度为3 X 1015cm—3。此夕卜,所述浓度通过如下方式求得:将无掺杂的上述InAs纳米线制作在η型娃基板上,从而制作成竖直型FET结构,并根据该纳米线的阈值电压计算出所述浓度。
[0141][实施例2:TFET_C的制作]
[0142]除了将二乙基锌的供给循环设置成以2秒的供给以及28秒的间隔作为一个循环之夕卜,以与制作TFET-B同样的方式制作TFET-Ct3TFET-C的第一区域中的掺杂剂(Zn)的浓度为6
XlO15Cnf30
[0143]图6A是TFET-A的InAs纳米线的扫描式电子显微镜图像,图6B是TFET-B的InAs纳米线的扫描式电子显微镜图像。由图像可知,各个纳米线均沿着与硅基板的(111)面垂直的方向生长。
[0144]测定了对通过所述工序制作出的TFET-A、TFET-B以及TFET-C施加栅极电压时的漏极电流的关系。结果如图7所示。
[0145]在图7中,曲线A表示TFET-A的电学特性。由曲线A可知,TFET-A的亚阈值特性为21mV/dec。亚阈值低于60mV/dec证明了TFET-A是隧道FET。其中,TFET-A的启动电压为-0.4Vo
[0146]在图7中,曲线B表示TFET-B的电学特性,并示出了设Zn的脉冲掺杂为I秒、掺杂间隔为29秒时的隧道FET的特性。另外,曲线C表示TFET-C的电学特性,并示出了设Zn的脉冲掺杂为2秒、掺杂间隔为28秒时的隧道FET的特性。由曲线B可知,TFET-B的启动电压为0.3V,TFET-B的亚阈值为30mV/dec。另外,由曲线C可知,TFET-C的启动电压为0.6V,TFET-C的亚阈值为 30mV/dec。
[0147]由此可知,与没有在第一区域中掺杂Zn的TFET-A相比,在第一区域中掺杂有Zn的TFET-B以及TFET-C中,启动电压均向正侧偏移,也均能够维持隧道FET的特征、即急剧的亚阈值,以及能够根据脉冲掺杂中的掺杂剂的供给时间来调整启动电压。
[0148]可以认为TFET-A的启动电压为负的原因在于,原料气体中存在掺杂剂。即,在以无掺杂的方式制作InAs纳米线时,来自有机金属的碳原子以116?117Cnf3左右的浓度被添加到第一区域以及第二区域。其作为η型掺杂剂而发挥作用。
[0149]与此相对地,在TFET-B以及TFET-C中,通过脉冲掺杂法添加有Zn原子,该Zn原子作为II1-V族半导体的P型掺杂剂而发挥作用。即,在无掺杂层的生长中,以分压为3X10—7atm左右的供给量,重复I或2秒的供给以及29或28秒的间隔。在以相同供给量连续添加Zn原子的情况下,纳米线中的Zn原子的浓度将会达到I X 118Cnf3。
[0150]然而,通过由脉冲掺杂法供给Zn原子,可在纳米量级的结构体中实现115?116Cm—3的Zn浓度。通过这样掺杂适当的P型掺杂剂,可带来相对于作为η型掺杂剂而发挥作用的碳原子的补偿效果(补偿掺杂效果)。当产生该补偿效果时,无掺杂的InAs纳米线将会在电学性上变为偏中性。因此,能够制作出例如显示与本征层等效的电学特性的纳米结构体(拟本征层)。
[0151]另外,通过下述方法制作TFET。
[0152][比较例2= TFET-D的制作]
[0153]与比较例I同样地,从P型硅(111)基板上去除自然氧化膜,接着,使减压卧式MOVPE装置的内温从925°C降低到670°C,并一并供给氢化砷与氢气(载流子气体)(图8Α的B区)。将氢化砷的分压设置成1.3 X 10—4atm。
[0154]接着,通过交替原料供给调制法在娃基板的开口部形成InGaAs的薄膜(图8A的C区)。具体而言,除了代替三甲基铟而供给三甲基铟和三甲基镓的混合气体之外,以与制作TFET-A同样的方式,在上述开口部形成InGaAs的薄膜。将三甲基铟的分压设置成9.7 X 10一7atm,将三甲基镓的分压设置成5.7乂10—^111,并将氢化砷的分压设置成6.0乂10—^111。
[0155]接着,除了将装置的内温维持在670°C,并以上述混合气体代替三甲基铟之外,以与制作TFET-A同样的方式,通过MOVPE法生长出长度为800nm的InGaAs纳米线。第一区域的长度为500nm,形成第一区域时的载流子浓度为6 X 116Cnf3。另外,第二区域的长度为300nm,形成第二区域时的载流子浓度为I X 1018cm—3。将三甲基铟的分压设置成9.7X10—7atm,将三甲基镓的分压设置成5.7 X 10—7atm,将氢化砷的分压设置成6.0 X 10—4atm,并将单娃烧的分压设置成6.0 X 10—8atm。
[0156]接着,以与制作TFET-A同样的方式,形成栅极电介质膜、栅电极、绝缘树脂(BCB树月旨)膜、漏电极以及源电极,从而制作出TFET-D ο TFET-D中的第一区域的导电型为η-型,第二区域的导电型为η+型。
[0157][实施例3:TFET_E的制作]
[0158]图8A是模式化地示出实施例3、4的TFET的制造中硅基板的温度与原料气体的供给的图,图SB是模式化地示出图8A中的D区的原料气体的供给的脉冲掺杂的图。
[0159]在第一区域的生长中,除了与上述混合气体以及氢化砷的连续供给一并间歇性地供给二乙基锌(图8A的D区以及图8B)之外,以与制作TFET-D同样的方式制作TFET-E。以与TFET-B的制作中的循环相同的循环供给二乙基锌。即,一个循环由I秒的二乙基锌的供给以及29秒的间隔而成,并设该循环的重复次数为30次。将二乙基锌的分压设置成5X10—7atm。TFET-E的第一区域中的掺杂剂(Zn)的浓度为2 X 115Cnf3 JFET-E中的第一区域的导电型为i型,第二区域的导电型为η+型。
[0160][实施例4= TFET-F的制作]
[0161]除了将二乙基锌的供给循环设为以2秒的供给以及28秒的间隔作为一个循环之夕卜,以与制作TFET-E同样的方式制作TFET-F。TFET-F的第一区域中的掺杂剂(Zn)的浓度为2X 115Cnf3C3TFET-F中的第一区域的导电型为i型,第二区域的导电型为η+型。
[0162]测定了对TFET-D、TFET-E以及TFET-F施加栅极电压时的漏极电流的关系。结果如图9所示。在图9中,曲线D表示TFET-D的电学特性,曲线E表示TFET-E的电学特性,曲线F表示TFET-F的电学特性。
[0163]由曲线D可知,TFET-D的亚阈值特性(亚阈值)为380mV/dec,TFET-D的启动电压为-1.0V。与此相对地,由曲线E可知,TFET-E的亚阈值为58mV/dec,TFET-E的启动电压为-
0.05V。另外,由曲线F可知,TFET-F的亚阈值为55mV/dec,TFET-F的启动电压为+0.2V。
[0164]由此可知,与实施例1以及实施例2同样地,与没有在第一区域中掺杂Zn的TFET-D相比,在第一区域中掺杂有Zn的TFET-E以及TFET-F中,启动电压也均向正侧偏移,并且具有隧道FET的特征、即急剧的亚阈值。另外还可知,能够根据脉冲掺杂中的掺杂剂的供给时间来调整该启动电压。
[0165]2013年8月13日申请的日本特愿2013-168048的日本专利申请中所包含的说明书、附图以及说明书摘要的公开内容全部被本申请引用。
[0166]产业上的利用可能性
[0167]本发明的TFET例如可作为形成在半导体微处理器以及高集成电路中的开关元件使用。尤其是,在通过正向栅极电压使电流流过的η通道晶体管的情况下,能够使栅极电压向正侧偏移,而在通过负向栅极电压使电流流过的P通道晶体管的情况下,能够使栅极电压向负侧偏移。为此,能够进一步减少栅极电压为零时的漏极电流。因此,能够进一步抑制待机时的漏电量,例如从省电的观点来看是更加有效的。
[0168]附图标记说明
[0169]100:TFET
[0170]110: P型硅基板
[0171]120:绝缘膜
[0172]122:开口部
[0173]130:1I1-V族化合物半导体纳米线
[0174]132:第一区域
[0175]134:第二区域
[0176]140:栅极电介质膜
[0177]150:绝缘保护膜
[0178]160:源电极
[0179]170:漏电极
[0180]180:栅电极
【主权项】
1.一种隧道场效应晶体管,具有: IV族半导体基板,其包含呈第一导电型的部分,并且所述部分具有(111)面,其中,所述第一导电型为η型及P型中的任意一种; II1-V族化合物半导体纳米线,其包含第一区域及第二区域,所述第一区域在所述(111)面上竖起,所述第二区域呈第二导电型并与所述第一区域相连,其中,所述第二导电型为η型及P型中的另一种; 源电极及漏电极中的一个,其不与所述II1-V族化合物半导体纳米线接触,且连接在所述IV族半导体基板上; 源电极及漏电极中的另一个,其连接在所述第二区域;以及 栅电极,其被配置成,作用于所述IV族半导体基板与所述第一区域的界面,从而产生用于对所述源电极及所述漏电极间的载流子的流动进行控制的电场; 所述第一区域含有第一导电型掺杂剂及第二导电型掺杂剂中的一种或者两种,所述第一导电型掺杂剂用于使II1-V族化合物半导体呈所述第一导电型,所述第二导电型掺杂剂用于使II1-V族化合物半导体呈所述第二导电型, 所述第一区域中的所述第一导电型掺杂剂以及所述第二导电型掺杂剂的至少一种的浓度大于等于I X 114Cnf3且小于所述第二区域中的所述第二导电型掺杂剂的浓度。2.根据权利要求1所述的隧道场效应晶体管,其特征在于, 进一步具有栅极电介质膜,该栅极电介质膜至少配置在所述II1-V族化合物半导体纳米线的所述第一区域的侧面, 所述栅电极配置在所述栅极电介质膜上。3.一种开关元件,其特征在于, 包含权利要求1或2所述的隧道场效应晶体管。4.一种隧道场效应晶体管的制造方法,包括: II1-V族化合物半导体纳米线生长步骤,从IV族半导体基板中的呈第一导电型的部分的(111)面上,生长II1-V族化合物半导体纳米线,其中,所述第一导电型为η型及P型中的任意一种; 栅电极形成步骤,形成栅电极,该栅电极用于产生作用于所述IV族半导体基板与所述II1-V族化合物半导体纳米线的界面的、用来对源电极及漏电极间的载流子的流动进行控制的电场; 源电极及漏电极中的任意一个的形成步骤,以不与所述II1-V族化合物半导体纳米线接触的方式,在所述IV族半导体基板上形成所述源电极及所述漏电极中的任意一个;以及源电极及漏电极中的另一个的形成步骤,在所述II1-V族化合物半导体纳米线上形成所述源电极及所述漏电极中的另一个, 其特征在于,所述II1-V族化合物半导体纳米线生长步骤包括: 第一区域形成步骤,在所述(111)面上,一边供给III族原料以及V族原料,一边间歇性地掺杂第一导电型掺杂剂及第二导电型掺杂剂中的一种或者两种,从而形成第一区域,所述第一导电型掺杂剂用于使II1-V族化合物半导体呈所述第一导电型,所述第二导电型掺杂剂用于使II1-V族化合物半导体呈所述第二导电型;以及 第二区域形成步骤,进一步向形成在所述(111)面上的所述第一区域供给所述V族原料以及所述III族原料,形成与所述第一区域相连的、呈第二导电型的第二区域,其中,所述第二导电型为η型及P型中的另一种。5.根据权利要求4所述的隧道场效应晶体管的制造方法,其特征在于,所述第一区域含有用于使II1-V族化合物半导体呈所述第二导电型的第二导电型掺杂剂, 在所述第一区域形成步骤中,以使所述第一区域中的所述第一导电型掺杂剂的浓度达至IJl X 114?I X 117Cnf3的量,将所述第一导电型掺杂剂间歇性地供给到所述(111)面上。6.根据权利要求4或5所述的隧道场效应晶体管的制造方法,其特征在于, 所述第一区域形成步骤中的、掺杂所述第一导电型掺杂剂的时间为0.1?5秒/次,所述第一导电型掺杂剂的掺杂间隔为1.0?29.5秒。7.根据权利要求4至6中的任一项所述的隧道场效应晶体管的制造方法,其特征在于, 在所述第二区域形成步骤中,一边向形成在所述(111)面上的所述第一区域供给所述V族原料以及所述III族原料,一边掺杂所述第二导电型掺杂剂,从而形成呈所述第二导电型的所述第二区域。
【文档编号】H01L29/78GK105874574SQ201480045198
【公开日】2016年8月17日
【申请日】2014年8月12日
【发明人】福井孝志, 富冈克广
【申请人】国立研究开发法人科学技术振兴机构
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