半导体装置、存储器电路、半导体装置制造方法
【专利摘要】本发明的半导体装置包含第一扩散部分(22)、第二扩散部分(21)、沟道部分(23)、栅极部分(24)和应力施加部分(31、32或33)。在具有凹槽(10A)的半导体层(10)中，第一扩散部分(22)形成在凹槽(10A)的底部处或附近，第二扩散部分(21)形成在凹槽(10A)的上端处，且沟道部分(23)形成在第一扩散部分(22)与第二扩散部分(21)之间。栅极部分(24)在与沟道部分(23)相对的位置处埋入在凹槽(10A)中。应力施加部分(31、32或33)在垂直于半导体层(10)的方向上将压缩应力和拉伸应力中的一者施加到沟道部分(23)。
【专利说明】
半导体装置、存储器电路、半导体装置制造方法
技术领域
[0001]本发明涉及晶体管的沟道形成在垂直于衬底表面的方向上的半导体装置以及包含所述半导体装置的存储器电路。此外，本发明涉及半导体装置的制造方法。
【背景技术】
[0002]过去，LSI的性能已随着技术节点的进步根据比例定律和摩尔定律通过设计收缩而提高。虽然20nm节点和14nm节点当前正在研发之中，但迫切需要抑制晶体管的短沟道特性。例如，短沟道特性的降级可在备用期间由于亚阈值漏电而导致漏电流的增大。漏电流具体来说在SRAM和其它存储器中是主要问题。因此，近年来，迫切的任务是通过将易失性存储器替换为非易失性存储器来降低电力消耗，且各种非易失性存储器正在研发之中。明确地说，对实现高速写入和读取的自旋转移力矩-磁性隧道结(STT-MTJ)的期待不断增长。
[0003]对于高速写入来说，重要的是提高选择晶体管的性能。一般来说，对写入的响应性和保留特性呈权衡的关系。因此，具有高性能的晶体管的应用使得可以选择具有高保留特性的材料作为MTJ的材料，进而也作为存储器而确保性能稳定性。
[0004]为了提高晶体管特性，例如，在专利文献I中提出了在垂直于衬底表面的方向上设置晶体管的沟道。
[0005]引用文献列表
[0006]专利文献
[0007]专利文献1:日本未审查专利申请公开第2004-214457号
【发明内容】
[0008]然而，为了解决设计收缩，需要进一步改进。
[0009]因此需要提供半导体、存储器电路和半导体装置的制造方法，它们使得可以在提高晶体管特性的同时解决设计收缩。
[0010]根据本发明的实施例的半导体装置包含第一扩散部分、第二扩散部分、沟道部分、栅极部分、第一电极部分、第二电极部分、第三电极部分和应力施加部分。第一扩散部分形成在具有凹槽的半导体层中，且形成在凹槽的底部处或附近。第二扩散部分形成在半导体层中的凹槽的上端处。沟道部分在半导体层中形成在第一扩散部分与第二扩散部分之间。栅极部分在与沟道部分相对的位置处埋入在凹槽中。第一电极部分电耦接到第一扩散部分，且设置在半导体层的后表面侧上。第二电极部分电耦接到第二扩散部分，且设置在半导体层的顶表面侧上。第三电极部分电耦接到栅极部分，且设置在半导体层的顶表面侧上。应力施加部分被配置成在垂直于半导体层的方向上将压缩应力和拉伸应力中的一者施加到沟道部分。
[0011]根据本发明的实施例的存储器电路包含开关元件以及非易失性元件和易失性元件中的一者。开关元件被配置成控制流过非易失性元件和易失性元件中的一者的电流。开关元件包含与前述半导体装置的组件相同的组件。
[0012]根据本发明的实施例的半导体装置的制造方法包含以下四个步骤:
[0013](I)在具有凹槽的半导体层中穿过凹槽形成第一扩散部分且形成第二扩散部分，进而在第一扩散部分与第二扩散部分之间形成沟道部分，第一扩散部分形成在凹槽的底部处，且第二扩散部分形成在凹槽的上端处；
[0014](2)在包含凹槽的内表面的整个表面上形成栅极绝缘膜，接着形成栅极部分且移除栅极绝缘膜的从凹槽突起的部分，栅极绝缘膜由具有比氧化硅的相对介电常数高的相对介电常数的高k材料制成，且栅极部分由金属材料制成且在凹槽中形成在与沟道部分相对的位置处；
[0015](3)形成应力施加部分，应力施加部分被配置成在垂直于半导体层的方向上将压缩应力和拉伸应力中的一者施加到沟道部分；以及
[0016](4)形成第一电极部分、第二电极部分以及第三电极部分，第一电极部分设置在半导体层的后表面侧上且电耦接到第一扩散部分，第二电极部分设置在半导体层的顶表面侧上且电耦接到第二扩散部分，且第三电极部分设置在半导体层的顶表面侧上且电耦接到栅极部分。
[0017]在根据本发明的实施例的半导体装置、存储器电路和半导体装置的制造方法中，第一扩散部分、沟道部分和第二扩散部分沿着垂直于半导体层的方向而设置，且栅极部分埋入在凹槽中的埋入式栅极垂直晶体管设置在半导体层中。这使得可以相比所有电极设置在半导体层的顶表面侧上的晶体管而提高晶体管特性。此外，设置了应力施加部分。应力施加部分在垂直于半导体层的方向上将压缩应力和拉伸应力中的一者施加到沟道部分。这使得可以进一步提高晶体管特性。此外，电耦接到第二扩散部分的第二电极部分以及电耦接到栅极部分的第三电极部分设置在半导体层的顶表面侧上，且电耦接到第一扩散部分的第一电极部分设置在半导体层的后表面侧上。这使得可以相比所有电极设置在半导体层的顶表面侧上的晶体管而减小占据面积。
[0018]根据本发明的实施例的半导体装置、存储器电路和半导体装置的制造方法，应力施加部分是针对埋入式栅极垂直晶体管而设置，且垂直晶体管的电极设置在半导体层的顶表面侧和后表面上。这使得可以在提高晶体管特性的同时解决设计收缩。应注意，此处所述的效果是非限制性的。本发明所实现的效果可为本公开中所述的效果中的一者或更多者。
【附图说明】
[0019]图1是根据本发明的第一实施例的半导体装置的透视图。
[0020]图2是图1中的半导体装置沿着线A-A'截取的横截面图。
[0021]图3是图1中的半导体装置沿着线B-B'截取的横截面图。
[0022]图4是图2中的半导体装置沿着线C-C'截取的横截面图。
[0023]图5是由半导体层的顶表面侧上所设置的应力施加膜施加到沟道部分的应力的实例的概念图。
[0024]图6是由半导体层的后表面侧上所设置的应力施加膜施加到沟道部分的应力的实例的概念图。
[0025]图7是由元件隔离膜施加到沟道部分的应力的实例的概念图。
[0026]图8是由半导体层的顶表面侧和后表面侧上所设置的应力施加膜以及元件隔离膜施加到沟道部分的应力的实例的概念图。
[0027]图9是由半导体层的顶表面侧和后表面侧上所设置的应力施加膜以及元件隔离膜施加到沟道部分的应力的实例的概念图。
[0028]图10是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0029]图11是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线B-B'的位置处的横截面配置的实例的图式。
[0030]图12是在图10之后的制造过程中的横截面配置的实例的图式。
[0031]图13是在图12之后的制造过程中的横截面配置的实例的图式。
[0032]图14是在图13之后的制造过程中的横截面配置的实例的图式。
[0033]图15是在图14之后的制造过程中的横截面配置的实例的图式。
[0034]图16是在图15之后的制造过程中的横截面配置的实例的图式。
[0035]图17是在图16之后的制造过程中的横截面配置的实例的图式。
[0036]图18是在图17之后的制造过程中的横截面配置的实例的图式。
[0037]图19是在图18之后的制造过程中的横截面配置的实例的图式。
[0038]图20是在图19之后的制造过程中的横截面配置的实例的图式。
[0039]图21是在图20之后的制造过程中的横截面配置的实例的图式。
[0040]图22是在图21之后的制造过程中的横截面配置的实例的图式。
[0041]图23是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0042]图24是在图23之后的制造过程中的横截面配置的实例的图式。
[0043]图25是在图24之后的制造过程中的横截面配置的实例的图式。
[0044]图26是在图25之后的制造过程中的横截面配置的实例的图式。
[0045]图27是在图26之后的制造过程中的横截面配置的实例的图式。
[0046]图28是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0047]图29是在图28之后的制造过程中的横截面配置的实例的图式。
[0048]图30是在图29之后的制造过程中的横截面配置的实例的图式。
[0049]图31是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0050]图32是在图31之后的制造过程中的横截面配置的实例的图式。
[0051]图33是在图32之后的制造过程中的横截面配置的实例的图式。
[0052]图34是在图33之后的制造过程中的横截面配置的实例的图式。
[0053]图35是在图34之后的制造过程中的横截面配置的实例的图式。
[0054]图36是在图35之后的制造过程中的横截面配置的实例的图式。
[0055]图37是用于图1中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0056]图38是在图37之后的制造过程中的横截面配置的实例的图式。
[0057]图39是图36中的半导体装置的修改实例的图式。
[0058]图40是用于图39中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0059]图41是在图40之后的制造过程中的横截面配置的实例的图式。
[0060]图42是在图41之后的制造过程中的横截面配置的实例的图式。
[0061]图43是在图42之后的制造过程中的横截面配置的实例的图式。
[0062]图44是用于图39中的半导体装置的制造中的半导体衬底在对应于图1的线A-A'的位置处的横截面配置的实例的图式。
[0063]图45是在图44之后的制造过程中的横截面配置的实例的图式。
[0064]图46是图39中的半导体装置的修改实例的图式。
[0065]图47是图46中的半导体装置的修改实例的图式。
[0066]图48是图3中的半导体装置的修改实例的图式。
[0067]图49是图4中的半导体装置的修改实例的图式。
[0068]图50是图4中的半导体装置的修改实例的图式。
[0069]图51是图2中的半导体装置的修改实例的图式。
[0070]图52是图36中的半导体装置的修改实例的图式。
[0071]图53是图39中的半导体装置的修改实例的图式。
[0072]图54是图46中的半导体装置的修改实例的图式。
[0073]图55是图2中的半导体装置的修改实例的图式。
[0074]图56是图36中的半导体装置的修改实例的图式。
[0075]图57是图39中的半导体装置的修改实例的图式。
[0076]图58是图46中的半导体装置的修改实例的图式。
[0077]图59是图2中的半导体装置的修改实例的图式。
[0078]图60是图36中的半导体装置的修改实例的图式。
[0079]图61是图39中的半导体装置的修改实例的图式。
[0080]图62是图46中的半导体装置的修改实例的图式。
[0081]图63是图1中的半导体装置的修改实例的图式。
[0082]图64是图2中的半导体装置的修改实例的图式。
[0083]图65是图4中的半导体装置的修改实例的图式。
[0084]图66是根据本发明的第二实施例的存储器电路的电路配置的实例的图式。
[0085]图67是图66中的存储器电路的横截面配置的实例的图式。
[0086]图68是图66中的存储器电路的横截面配置的实例的图式。
[0087 ]图69是图66中的存储器电路的电路配置的修改实例的图式。
[0088]图70是图66中的存储器电路的电路配置的修改实例的图式。
[0089 ]图71是图69中的存储器电路的电路配置的修改实例的图式。
【具体实施方式】
[0090]下文将参照附图来详细描述本发明的一些实施例。应注意，按照以下次序进行描述。
[0091]1.第一实施例(半导体装置)
[0092]2.第一实施例的修改实例(半导体装置)
[0093]3.第二实施例(存储器电路)
[0094]4.第二实施例的修改实例(存储器电路)
[0095](1.第一实施例)
[0096]【配置】
[0097]图1图示根据本发明的第一实施例的半导体装置I的透视配置。图2图示半导体装置I沿着图1中的线A-A'截取的横截面配置的实例。图3图示半导体装置I沿着图1中的线B-
截取的横截面配置的实例。图4图示半导体装置I沿着图2中的线C-C截取的横截面配置的实例。半导体装置I包含半导体层10以及半导体层10中所形成的晶体管20。
[0098](晶体管2O)
[0099]晶体管20是埋入式栅极垂直晶体管。晶体管20可为P型MOS晶体管或η型MOS晶体管。晶体管20包含两个源极-漏极部分21、源极-漏极部分22、沟道部分23、栅极部分24、电极部分25、电极部分26、电极部分27和栅极绝缘膜28。应注意，源极-漏极部分21对应于本发明中的“第二扩散部分”的特定实例。源极-漏极部分22对应于本发明中的“第一扩散部分”的特定实例。沟道部分23对应于本发明中的“沟道部分”的特定实例。栅极部分24对应于本发明中的“栅极部分”的特定实例。电极部分25对应于本发明中的“第二电极部分”的特定实例。电极部分26对应于本发明中的“第一电极部分”的特定实例。电极部分27对应于本发明中的“第三电极部分”的特定实例。
[0?00]半导体层10是娃层。在晶体管20是P型MOS晶体管的状况下，半导体层10是η型娃层。在晶体管20是η型MOS晶体管的状况下，半导体层10是P型娃层。此时，半导体层10可为块体硅衬底或硅层被隔离的绝缘体上硅(SOI)衬底。应注意，在下文中，描述半导体层10是硅层被隔离的SOI衬底的状况;然而，半导体层10不限于硅层被隔离的SOI衬底。
[0101]半导体层10在其顶表面侧上包含凹槽10Α。凹槽1A是通过蚀刻半导体层10而形成。凹槽1A具有不穿透半导体层10的深度，且凹槽1A的底表面以及半导体层10的后表面之间具有预定间隙。栅极绝缘膜28形成在凹槽1A的内表面上，且形成在凹槽1A的内表面中的彼此相对的两个侧表面上。栅极绝缘膜28在凹槽1A的侧表面上形成在与沟道部分23相对的位置处。栅极绝缘膜28可由例如氧化娃(例如，Si02或S1N)制成。应注意，栅极绝缘月旲2 8可由具有比氧化娃尚的相对介电常数的尚k材料制成。上述尚k材料的实例可包含具有高介电常数的绝缘材料，例如，Hf O2和ZrO2 ο在栅极绝缘膜28由上述高k材料制成的状况下，可在增大绝缘膜能力(即，减小栅极绝缘膜28的厚度)的同时减小栅极漏电流。源极-漏极部分22形成在凹槽1A的底部处，且形成在凹槽1A的底表面与半导体层10的后表面之间。在晶体管20是P型MOS晶体管的状况下，源极-漏极部分22是P型半导体区域。在晶体管20是η型MOS晶体管的状况下，源极-漏极部分22是η型半导体区域。
[0102]两个源极-漏极部分21形成在半导体层1中的凹槽1A的内表面中的彼此相对的两个侧表面的上端处(在凹槽1A的上端处)。在晶体管20是P型MOS晶体管的状况下，两个源极-漏极部分21是P型半导体区域。在晶体管20是η型MOS晶体管的状况下，两个源极-漏极部分21是η型半导体区域。
[0103]沟道部分23形成在半导体层10中的上述两个侧表面上，且形成在源极-漏极部分21中的每一者与源极-漏极部分22之间。沟道部分23是在半导体层10的厚度方向上延伸的带状区域。在源极-漏极部分21和22以及沟道部分23构成p型晶体管的状况下，例如，沟道部分23可形成在(110)平面上，且可具有沟道取向〈110〉。沟道取向指示流过沟道部分23的电流的方向。此时，半导体层10可为(I 10)层或(I 10)衬底。应注意，在源极-漏极部分21和22以及沟道部分23构成P型晶体管的状况下，例如，沟道部分23可形成在(110)平面上，且可具有沟道取向〈100〉。此时，半导体层10可为(100)层或(100)衬底。在源极-漏极部分21和22以及沟道部分23构成η型晶体管的状况下，例如，沟道部分23可形成在(001)平面上，且可具有沟道取向〈110〉。此时，半导体层10可为(110)层或(110)衬底。
[0104]栅极部分24在与沟道部分23相对的位置处埋入在凹槽1A内。栅极部分24在凹槽1A中在平行于彼此相对的两个侧表面(或沟道部分23)的方向上延伸。栅极部分24的顶表面形成在比凹槽1A的上端低的位置处，且水平差在栅极部分24的顶表面与源极-漏极部分21中的每一者的顶表面之间产生。绝缘层36被设置成消除水平差。栅极部分24可由例如多晶硅或金属制成。在栅极绝缘膜28由氧化硅制成的状况下，栅极部分24可由例如多晶硅制成。在栅极绝缘膜28由上述高k材料制成的状况下，栅极部分24可由金属制成。
[0105]电极部分25电耦接到源极-漏极部分21，且设置在半导体层10的顶表面侧上。例如，电极部分25可具有接触孔形状。例如，电极部分25可埋入在绝缘层37中。布线层41设置在绝缘层37上。布线层41电耦接到电极部分25。导电层34设置在电极部分25与源极-漏极部分21中的每一者之间。导电层34可由例如硅化物(例如，Ni Si)制成。
[0106]电极部分26电耦接到源极-漏极部分22，且设置在半导体层10的后表面侧上。电极部分26可具有柱状。绝缘层38设置在半导体层10的后表面侧上。绝缘层38在与源极-漏极部分22相对的位置处包含孔口。源极-漏极部分22的后表面暴露到绝缘层38的孔口的底表面，且布线层42经由绝缘层38的孔口而电耦接到源极-漏极部分22。导电层35设置在电极部分26与源极-漏极部分22之间。导电层35可由例如硅化物(例如，NiSi)制成。
[0107]电极部分27电耦接到栅极部分24，且设置在半导体层10的顶表面侧上。例如，电极部分27可具有接触孔形状或狭缝形状。例如，电极部分27可埋入在绝缘层37中。布线层43设置在绝缘层37上。布线层43电耦接到电极部分27。
[0108]半导体装置I还包含应力施加部分。应力施加部分被配置成在垂直于半导体层10的方向(沟道部分23的纵向)上将压缩应力和拉伸应力中的一者施加到沟道部分23。半导体装置I可包含应力施加膜31、应力施加膜32和元件隔离膜33作为应力施加部分。应力施加膜31和应力施加膜32被设置成使沟道部分23从上方和下方(沟道部分23的延伸方向)介入。元件隔离膜33被设置成使沟道部分23从沟道部分23的宽度方向介入。应注意，应力施加膜31对应于本发明中的“第一应力施加膜”的特定实例。应力施加膜32对应于本发明中的“第二应力施加膜”的特定实例。元件隔离膜33对应于本发明中的“第三应力施加膜”的特定实例。
[0109]应力施加膜31设置在半导体层10的顶表面侧上。更具体来说，应力施加膜31被设置成与两个源极-漏极部分21的顶表面接触，且在正交于栅极部分24的延伸方向的方向上延伸。应力施加膜31的宽度大于源极-漏极部分21的宽度。例如，应力施加膜31可为拉伸膜，且可被配置成将压缩应力施加到沟道部分23，如图5所图示。
[0110]应力施加膜32设置在半导体层10的后表面侧上。更具体来说，应力施加膜32设置在与源极-漏极部分22的后表面相对的位置处，且在正交于栅极部分24的延伸方向的方向上延伸。应力施加膜32的宽度大于源极-漏极部分22的宽度。例如，应力施加膜32可为拉伸膜，且可被配置成将压缩应力施加到沟道部分23，如图6所图示。
[0111]元件隔离膜33设置在沟道部分23的两个侧面上。元件隔离膜33被配置成将晶体管20与半导体层10中所形成的其它元件电隔离。元件隔离膜33是通过浅沟槽隔离(STI)而形成。例如，元件隔离膜33可为拉伸膜，且可被配置成将压缩应力施加到沟道部分23，如图7所图示。如上所述，应力施加膜31、应力施加膜32和元件隔离膜33中的每一者可为拉伸膜，且可被配置成将压缩应力施加到沟道部分23，例如，如图8所图示。
[0112]应注意，应力施加膜31、应力施加膜32和元件隔离膜33中的每一者可为压缩膜。在此状况下，应力施加膜31、应力施加膜32和元件隔离膜33可被配置成将拉伸应力施加到沟道部分23，例如，如图9所图示。
[0113]在源极-漏极部分21和22以及沟道部分23构成P型晶体管且沟道部分23形成在
(110)平面上且具有沟道取向〈I 10>的状况下，应力施加部分是拉伸膜，且被配置成将压缩应力施加到沟道部分23。或者，在源极-漏极部分21和22以及沟道部分23构成P型晶体管且沟道部分23形成在(110)平面上且具有沟道取向〈100〉的状况下，应力施加部分是压缩膜，且被配置成将拉伸应力施加到沟道部分23。或者，在源极-漏极部分21和22以及沟道部分23构成η型晶体管且沟道部分23形成在(001)平面上且具有沟道取向〈110〉的状况下，应力施加部分是压缩膜，且被配置成将拉伸应力施加到沟道部分23。在实施例中，通过如上所述设置沟道部分23的形成平面和沟道取向而将迀移率最大化。此外，在实施例中，除如上所述设置沟道部分23的形成平面和沟道取向之外，还通过如上所述配置应力施加部分来进一步提尚晶体管特性。
[0114]【制造方法】
[0115]在下文中，描述根据实施例的半导体装置I的制造方法的实例。图10到图22依序图示半导体装置I的制造过程的实例。应注意，图10和图12到图22是对应于图1的线A-A'的位置处的横截面图。图11是对应于图2的线C-C'的位置处的横截面图。
[0116]首先，制备半导体衬底100(参见图10)。半导体衬底100是SOI衬底，其中由S12制成的绝缘层38设置在半导体层101与半导体层10之间。首先，在半导体衬底100的半导体层
10上设置元件隔离膜33(参见图11)。更具体来说，在彼此相对的位置处设置一对元件隔离膜33，其中将形成源极-漏极部分21的位置处于两者之间。
[0117]接着，在半导体层10的顶表面上形成具有带状孔口的绝缘层102。带状孔口跨越所述一对元件隔离膜33。此后，通过将绝缘层102用作掩模来选择性地蚀刻半导体层10和所述一对元件隔离膜33以形成凹槽10Α(参见图12)。接着在凹槽1A的内表面上形成栅极绝缘膜28。更具体来说，在凹槽1A的内表面中的彼此相对的两个侧表面上形成栅极绝缘膜28(参见图13)，且此后，穿过凹槽1A在凹槽1A的底部处形成源极-漏极部分22(参见图14)。接着，形成栅极部分24以便埋入在凹槽1A中(参见图15)。此后，形成绝缘层36以便消除栅极部分24的顶表面与半导体层10的顶表面之间的水平差(参见图16)。接着，移除绝缘层102。接着，在凹槽1A的上端处形成源极-漏极部分21。更具体来说，在凹槽1A的内表面中的彼此相对的两个侧表面的上端中的每一者处(在凹槽1A的上端处)形成源极-漏极部分21中的一者(参见图17)。因此，在源极-漏极部分22与源极-漏极部分21中的每一者之间(更具体来说，在与栅极部分24相对的位置处)形成了沟道部分23。此后，在两个源极-漏极部分21的顶部上形成导电层34(参见图18)。
[0118]接着，在与两个源极-漏极部分21的顶表面接触的位置处形成应力施加膜31，且此后，在包含应力施加膜31的整个顶表面上形成绝缘层37 (参见图19)。接着，在应力施加膜31和绝缘层37的区域中形成孔口。所述区域与源极-漏极部分21中的每一者的顶表面相对。在孔口中形成电极部分25，且在包含电极部分25的顶表面的位置处形成布线层41(参见图20)。此外，在应力施加膜31和绝缘层37的区域中形成另一孔口。所述区域与栅极部分24的顶表面相对。在孔口中形成电极部分27，且在包含电极部分27的顶表面的位置处形成布线层43(未图示)。
[0119]接着，移除半导体层101(参见图21)。此后，在绝缘层38的与源极-漏极部分22相对的位置处形成孔口，且穿过孔口在源极-漏极部分22上形成导电层35(参见图22)。接着，形成应力施加膜32、电极部分26以及布线层42(参见图2)。因此，制造了根据实施例的半导体装置I。
[0120]上述制造方法适用于栅极绝缘膜28由氧化硅制成的状况。下文中，描述适用于栅极绝缘膜28由上述高k材料制成的状况的制造方法。图23到图27依序图示半导体装置I的制造过程的另一实例。应注意，图23到图27是对应于图1的线A-A'的位置处的横截面图。
[0121]首先，通过与图10到图12所图示的过程相同的过程在半导体层10中形成凹槽10A。接着，在凹槽1A的内表面上形成绝缘膜28a。绝缘膜28a类似于栅极绝缘膜28。更具体来说，在凹槽1A的内表面中的彼此相对的两个侧表面上形成类似于栅极绝缘膜28的绝缘膜28a(参见图23)。接着，穿过凹槽1A在凹槽1A的底部处形成源极-漏极部分22。此外，在凹槽1A的上端处形成源极-漏极部分21。更具体来说，在凹槽1A中的彼此相对的两个侧表面的上端中的每一者处(在凹槽1A的上端处)形成源极-漏极部分21中的一者(参见图24)。因此，在源极-漏极部分22与源极-漏极部分21中的每一者之间形成了沟道部分23。
[0122]接着，移除绝缘膜28a。此后，在包含凹槽1A的内表面的整个表面上形成由上述高k材料制成的栅极绝缘膜28(参见图25)。接着，形成由金属材料制成的栅极部分24以便埋入在凹槽1A中(参见图26)。接着，形成绝缘层36以便消除栅极部分24的顶表面与半导体层10的顶表面之间的水平差(参见图26)。此后，移除绝缘层102和栅极绝缘膜28的一部分(参见图27)。栅极绝缘膜28的所述部分从凹槽1A突起。接着，通过与上述制造方法类似的方法而形成导电层34、应力施加膜31、绝缘层37、电极部分25、布线层41、电极部分27和布线层43(参照图18到图20)。此后，通过与上述制造方法类似的方法，移除半导体层101且形成导电层35(参照图21和图22)。最终，通过与上述制造方法类似的方法而形成应力施加膜32、电极部分26以及布线层42(参照图2)。也以此方式制造了根据实施例的半导体装置I。
[0123]【操作】
[0124]在下文中，描述根据实施例的半导体装置I的操作。在实施例中，当电压经由布线层41和42而施加到电极部分25和26且电极部分25与26之间的电位差超过阈值时，晶体管20开启，且电流在堆叠方向上流动，例如，如图2所图示。此外，当停止将电压施加到电极部分25和26且电极部分25与26之间的电位差降低到阈值以下时，晶体管20关断，且电流不流动。
[0125]【效果】
[0126]在下文中，描述根据实施例的半导体装置I的效果。
[0127]在实施例中，埋入式栅极垂直晶体管设置在半导体层10中。在埋入式栅极垂直晶体管中，源极-漏极部分22、沟道部分23以及源极-漏极部分21沿着垂直于半导体层10的方向而设置，且栅极部分24埋入在凹槽1A中。因此，相比所有电极设置在半导体层的顶表面侧上的晶体管，沟道长度和沟道宽度容易增大，这使得可以提高晶体管特性。此外，设置了应力施加部分。应力施加部分在垂直于半导体层10的方向上将压缩应力和拉伸应力中的一者施加到沟道部分23。这使得可以进一步提高晶体管特性。此外，电耦接到源极-漏极部分21的电极部分25以及电耦接到栅极部分24的电极部分27设置在半导体层10的顶表面侧上，且电耦接到源极-漏极部分22的电极部分26设置在半导体层10的后表面侧上。这使得可以相比所有电极设置在半导体层的顶表面侧上的晶体管而减小占据面积。因此，可以在提高晶体管特性的同时应对设计收缩。
[0128](2.第一实施例的修改实例)
[0129]在下文中，描述根据前述实施例的半导体装置I的修改实例。应注意，与根据前述实施例的半导体装置I的组件相同的组件由相同附图标记表示。此外，适当时省略与根据前述实施例的半导体装置I的组件相同的组件的描述。
[0130]【修改实例I】
[0131]在前述实施例中，源极-漏极部分22穿过凹槽1A的底表面而形成在半导体层10中。然而，以下方法的采用使得可以在半导体层10中形成源极-漏极部分22之后形成凹槽1A0
[0132]首先，例如，在形成凹槽1A之前，通过例如离子注入方法，源极-漏极部分103行程为接近半导体层10的后表面，如图28所图示。接着，例如，通过例如离子注入方法，在源极-漏极部分103中除了将形成源极-漏极部分22的位置之外的位置处形成具有与源极-漏极部分103的导电类型不同的导电类型的隔离层104，如图29所图示。因此，剩余源极-漏极部分103充当源极-漏极部分22。接着，例如，形成具有达到源极-漏极部分22的深度的凹槽10A，如图30所图示。此后，通过与前述实施例所述的过程类似的过程而制造半导体装置I。
[0133]【修改实例2】
[0134]在前述实施例中，半导体层10可通过外延晶体生长而形成。图31到图36依序图示根据此修改实例的半导体装置I的制造过程的实例。应注意，图31、图32和图34到图36是对应于图1的线A-A'的位置处的横截面图。图33是对应于图2的线C-C'的位置处的横截面图。
[0135]首先，制备半导体衬底200(参见图31)。在半导体衬底200中，在半导体层101与半导体层105之间设置绝缘层38。接着，执行外延晶体生长以使半导体层106、107和108以此次序形成在半导体层105上(参见图32)。此时，半导体层105、106和108具有与半导体层107的导电类型不同的导电类型。
[0136]接着，在半导体层105、106、107和108上形成所述一对元件隔离膜33(参见图33)。此时，所述一对元件隔离膜33是通过与前述实施例中的制造方法类似的方法而形成。接着，在半导体层105和106中除了将形成源极-漏极部分22的位置之外的位置处通过例如离子注入方法而形成具有与半导体层105和106的导电类型不同的导电类型的隔离层109(参见图34)。因此，剩余半导体层105和106充当源极-漏极部分22。
[0137]接着，在顶表面上形成在预定位置处具有孔口的绝缘层102，且此后，通过将绝缘层102用作掩模来选择性地蚀刻半导体层10以形成凹槽10A(参见图35)。此时，凹槽1A形成为允许源极-漏极部分22充当凹槽1A的底部。此后，通过与前述实施例所述的过程类似的过程而制造具有例如如图36所图示的横截面配置的半导体装置I。
[0138]【修改实例3】
[0139]在前述实施例中，源极-漏极部分21和22可通过外延晶体生长而形成在半导体层10上。图37和图38依序图示根据此修改实例的半导体装置I的制造过程的实例。应注意，图37和图38是对应于图1的线A-A'的位置处的横截面图。
[0140]首先，在半导体层10中形成凹槽10A(参见图37)。接着，对包含半导体层10的凹槽1A的整个顶表面执行外延晶体生长以堆叠半导体层。因此，在凹槽1A的底部处形成源极-漏极部分22，且在半导体层10的顶表面的除了凹槽1A之外的部分中形成源极-漏极部分21(参见图38)。此后，在凹槽1A内形成栅极部分24和绝缘层36。接着，执行与前述实施例所述的过程类似的过程以制造半导体装置I。
[0141]在根据此修改实例的制造方法中，源极-漏极部分21和22是通过单次外延晶体生长而形成。因此，相比根据前述实施例的制造方法，可以极其容易地形成源极-漏极部分21和22 ο
[0142]【修改实例4】
[0143]在前述实施例和前述实施例的修改实例(修改实例I到3)中，半导体装置I针对一个源极-漏极部分22包含两个沟道部分23。然而，半导体装置I可包含例如两个源极-漏极部分22，且沟道部分23中的一者可针对源极-漏极部分22中的每一者来设置。
[0144]图39图示根据此修改实例的半导体装置I的横截面配置的实例。图39对应于根据此修改实例的半导体装置I在对应于图1的线A-A'的位置处的横截面。图39所图示的半导体装置I对应于如下半导体装置1:隔离层109未在修改实例2中的制造过程中形成，且凹槽1A形成为穿透半导体层105、106、107和108，进而将半导体层105、106、107和108中的每一者分为两个部分。
[0145]图39所图示的半导体装置I可在凹槽1A的底部附近包含对应于源极-漏极部分22的两个半导体层105。更具体来说，图39所图示的半导体装置I可包含两个半导体层105，其中的一者设置在彼此相对的两个区域中的每一者中，而凹槽1A的底部位于两个半导体层105之间。此外，图39所图示的半导体装置I可在凹槽1A的底部附近包含对应于源极-漏极部分22的两个半导体层106。更具体来说，图39所图示的半导体装置I可包含两个半导体层106，其中的一者设置在彼此相对的两个区域中的每一者中，而凹槽1A的底部位于两个半导体层106之间。此外，图39所图示的半导体装置I可在凹槽1A的上端处包含对应于源极-漏极部分21的两个半导体层108。更具体来说，图39所图示的半导体装置I可包含两个半导体层108，其中的一者设置在彼此相对的两个区域中的每一者中，而凹槽1A的顶部位于两个半导体层108之间。此外，图39所图示的半导体装置I可包含两个半导体层107，其中两个半导体层107各自包含沟道部分23。更具体来说，图39所图示的半导体装置I可包含两个半导体层107，其中的一者设置在彼此相对的两个区域中的每一者中，而凹槽1A位于两个半导体层107之间。半导体层107中的每一者可设置在半导体层106与半导体层108之间。因此，图39所图示的半导体装置I可包含两个堆叠体，其中半导体层105、106、107和108以此次序堆叠在彼此相对的两个区域中，而凹槽1A位于两个堆叠体之间。两个堆叠体各自是针对两个区域中的对应者而设置。
[0146]此外，图39所图示的半导体装置I可在凹槽1A中包含一个栅极部分24。一个栅极部分24可被设置在凹槽1A的两侧上的两个沟道部分23共享。因此，在图39所图示的半导体装置I中，晶体管20可由共享一个栅极部分24的两个晶体管Trl和Tr2配置而成。
[0147]图39所图示的半导体装置I可包含绝缘层110和绝缘层29。绝缘层110可在底侧上埋入在凹槽1A中。绝缘层29可设置在绝缘层110与半导体层1 5和106的侧表面之间。绝缘层110和绝缘层29的顶表面可位于与半导体层106与半导体层107之间的边界表面相同的平面中或比所述边界表面高的位置处。图39所图示的半导体装置I可还包含栅极部分24。栅极部分24可在与沟道部分23相对的位置处埋入在凹槽1A中。栅极部分24可形成在绝缘层110上。栅极部分24的底表面的位置可由绝缘层110和绝缘层29的顶表面的位置指定。例如，栅极部分24的顶表面可形成在比凹槽1A的上端低的位置处，且可位于与半导体层107与半导体层108之间的边界表面相同的平面中或比所述边界表面低的位置处。水平差在栅极部分24的顶表面与半导体层108的顶表面之间产生。绝缘层36可被设置成消除水平差。在图39所图不的半导体装置I中，一个电极部分25和一个电极部分26可针对晶体管TrI而设置，且一个电极部分25和一个电极部分26是针对晶体管Tr2而设置。
[0148]【制造方法】
[0149]在下文中，描述图39所图示的半导体装置I的制造方法。图40到图43依序图示图39所图示的半导体装置I的制造过程的实例。应注意，图40到图43是对应于图1的线A-A'的位置处的横截面图。
[0150]首先，使半导体层106、107和108以此次序形成在半导体衬底200上(参见图32)。此时，半导体层105、106和108的导电类型不同于半导体层107的导电类型。接着，在半导体层105到108上形成所述一对元件隔离膜33(参见图33)。接着，在半导体层108的顶表面上形成具有带状孔口的绝缘层102。带状孔口跨越所述一对元件隔离膜33。此后，通过将绝缘层102用作掩模来选择性地蚀刻半导体层105到108和所述一对元件隔离膜33以形成凹槽1A(参见图40)。在以此方式形成穿透半导体层105到108的凹槽1A之后，在凹槽1A的底侧上在凹槽1A中形成绝缘层29和绝缘层110。更具体来说，在凹槽1A的底侧上在彼此相对的两个侧表面上在凹槽1A中形成绝缘层29，且在凹槽1A中形成绝缘层110，且形成绝缘层110以便内埋在凹槽1A的底表面侧上的部分中(参见图41和图42)。例如，可通过使暴露到凹槽1A的侧表面的半导体层105到108氧化而在凹槽1A的整个侧表面上形成绝缘膜29。接着，例如，在包含凹槽1A的内表面的整个表面上堆叠绝缘层110。此后，将绝缘层110与绝缘层29一起蚀刻(回蚀)以仅在凹槽1A的底表面侧上在凹槽1A中形成绝缘层29和绝缘层110。此时，蚀刻(回蚀)绝缘层29和绝缘层110，以使得绝缘层29和绝缘层110的顶表面位于与半导体层106与半导体层107之间的边界表面相同的平面中或比所述边界表面高的位置处(参见图 42)。
[0151]接着，在凹槽1A的内表面上形成栅极绝缘膜28。在凹槽1A中，在底表面侧上形成绝缘层29和绝缘层110。更具体来说，在凹槽1A的内表面中的彼此相对的两个侧表面上形成栅极绝缘膜28(参见图43)。接着，形成栅极部分24以便埋入在凹槽1A中。更具体来说，在与半导体层107相对的位置处在凹槽1A中形成栅极部分24(参见图43)。因此，在半导体层107中形成了沟道部分23。例如，在包含凹槽1A的内表面的整个表面上堆叠栅极部分24，且接着，蚀刻栅极部分24以使栅极部分24仅保留在凹槽1A中。此时，例如，蚀刻栅极部分24，以使得栅极部分24的顶表面位于与半导体层107与半导体层108之间的边界表面相同的平面中或比所述边界表面低的位置处。接着，形成绝缘层36以便埋入在凹槽1A中(参见图43)。此后，如同前述实施例而形成导电层34、应力施加膜31、绝缘层37、电极部分25、布线层41、导电层35、应力施加膜32和布线层42。因此，制造了半导体装置I。
[0152]上述制造方法适用于栅极绝缘膜28由氧化硅制成的状况。下文中，描述适用于栅极绝缘膜28由上述高k材料制成的状况的制造方法。图44和图45依序图示半导体装置I的制造过程的其它实例。应注意，图44和图45是对应于图1的线A-A'的位置处的横截面图。
[0153]首先，通过与图40到图42所图示的过程相同的过程，在凹槽1A的底侧上在凹槽1A中形成绝缘膜29和绝缘层110。接着，在包含凹槽1A的内表面的整个表面上形成由上述高k材料制成的栅极绝缘膜28(参见图44)。接着，通过与图43所图示的过程相同的过程，在与半导体层107相对的位置处在凹槽1A中形成由金属材料制成的栅极部分24。因此，在半导体层107中形成了沟道部分23。接着，形成绝缘层36以便埋入在凹槽1A中(参见图44)。此后，移除绝缘层102和栅极绝缘膜28的一部分(参见图45)。栅极绝缘膜28的所述部分从凹槽1A突起。此后，如同前述实施例而形成导电层34、应力施加膜31、绝缘层37、电极部分25、布线层41、导电层41、导电层35、应力施加膜32和布线层42。因此，制造了半导体装置I。
[0154]在此修改实例中，晶体管20由共享一个栅极部分24的两个晶体管Trl和Tr2配置而成。即使在此状况下，根据此修改实例的半导体装置I也可具有与根据前述实施例的半导体装置I的效果类似的效果。
[0155]此外，在根据此修改实例的制造方法中，对应于源极-漏极部分21和22的半导体层105、106和108是通过单次外延晶体生长而形成。这使得可以相比根据前述实施例的制造方法，极其容易地形成半导体层105、106和108。
[0156]此外，在图39所图示的半导体装置I的制造方法中，栅极部分24的底表面的位置由绝缘膜29和绝缘层110的厚度指定。绝缘膜29和绝缘层110的厚度是通过回蚀量的调整来指定。换句话说，绝缘膜29和绝缘层110的回蚀量的调整使得可以调整将形成沟道部分23的位置。这使得可以相对于沟道部分23与源极-漏极部分22之间的边界将栅极部分24的下端调整到所要位置。因此，可以自由地调整晶体管特性。
[0157]【修改实例5】
[0158]在修改实例4中，布线层41和42由两个晶体管Trl和Tr2共享。然而，例如，一个布线层41和一个布线层42可被设置给两个晶体管Trl和Tr2中的每一者，如图46所图不。在此状况下，晶体管Trl和Tr2可被相互独立地驱动。此外，例如，绝缘层111可设置在凹槽1A中，如图47所图示。绝缘层111可将栅极部分24划分为两个部分。图47所图示的晶体管Tr2不与其它晶体管(例如，晶体管Trl)共享栅极部分24，且可包含其自身的栅极部分24。例如，在栅极部分24形成在凹槽1A中之后，凹槽可设置在栅极部分24中以将栅极部分24分为两个部分，且绝缘层111可形成为埋入在凹槽中。这使得每一晶体管可以包含其自身的栅极部分24。即使在此状况下，也可以相互独立地驱动晶体管Tr I和晶体管Tr2。
[0159]【修改实例6】
[0160]在修改实例4和5中，半导体层106、107和108可充当应力施加部分。在半导体层105、106和108以及沟道部分23构成P型晶体管且沟道部分23形成在(110)平面上且具有沟道取向〈110〉的状况下，半导体层106和半导体层108中的一者或两者具有比半导体层107的晶格常数大的晶格常数。此外，在半导体层105、106和108以及沟道部分23构成P型晶体管且沟道部分23形成在(110)平面上且具有沟道取向〈100〉的状况下，半导体层106和半导体层108中的一者或两者具有比半导体层107的晶格常数小的晶格常数。此外，在半导体层105、106和108以及沟道部分23构成η型晶体管，沟道部分23形成在(001)平面上且具有沟道取向〈110〉的状况下，半导体层106和半导体层108中的一者或两者具有比半导体层107的晶格常数小的晶格常数。在此修改实例中，例如，半导体层106、107和108可由具有可调整的晶格常数的材料制成，且可包含SiGe。
[0161]在此修改实例中，半导体层106、107和108可充当应力施加部分。这使得可以不仅通过应力施加膜31和32以及元件隔离膜33的作用而且通过半导体层106、107和108的作用来进一步提尚晶体管特性。
[0162]应注意，此修改实例适用于修改实例2。换句话说，在上文描述中，半导体层105和106可替换为源极-漏极部分22，且半导体层108可替换为源极-漏极部分21。因此，即使在此修改实例应用到修改实例2的状况下，也可以不仅通过应力施加膜31和32以及元件隔离膜33的作用而且通过源极-漏极部分22以及半导体层106、107和108的作用来进一步提高晶体管特性。
[0163]【修改实例7】
[0164]在前述实施例和前述实施例的修改实例(修改实例I到6)中，绝缘层36可在与源极-漏极部分22相对的部分中具有突起36Α。例如，绝缘层36可在与源极-漏极部分22相对的部分中具有突起36Α，如图48所图示。例如，当在图16中的过程中形成绝缘层36时，绝缘层36的除了与源极-漏极部分22相对的部分之外的部分的回蚀使得可以形成突起36Α。因此，突起36Α设置在绝缘层36中，且应力施加膜31因此形成在突起36Α的顶表面以及突起36Α的两侧上的凹部的表面上。因此，可以增大将从应力施加膜31施加到沟道部分23的应力。
[0165]【修改实例8】
[0166]在前述实施例和前述实施例的修改实例(修改实例I到7)中，元件隔离膜33中的每一者的顶表面可形成在比源极-漏极部分21的顶表面低的位置处。例如，元件隔离膜33的顶表面可形成在比源极-漏极部分21的顶表面低的位置处，如图49所图示。此时，源极-漏极部分21(或导电层34)的上部相对于元件隔离膜33的顶表面而形成突起10Β。例如，当在图11中的过程中形成元件隔离膜33时，可回蚀元件隔离膜33以允许元件隔离膜33的顶表面设置在比源极-漏极部分21的顶表面低的位置处。因此，元件隔离膜33的顶表面设置在比源极-漏极部分21的顶表面低的位置处，且应力施加膜31因此形成在源极-漏极部分21(或导电层34)的顶表面以及元件隔离膜33的顶表面上。换句话说，应力施加膜31跨越突起1B而形成。因此，可以进一步增大将从应力施加膜31施加到沟道部分23的应力。
[0167]【修改实例9】
[0168]在前述实施例和前述实施例的修改实例(修改实例I到8)中，元件隔离膜33的后表面可形成在从源极-漏极部分22的后表面凹陷的位置处。例如，元件隔离膜33的后表面可形成在从源极-漏极部分22的后表面凹陷的位置处，如图50所图示。此时，源极-漏极部分22(或导电层35)的下部相对于元件隔离膜33的后表面而形成突起10C。例如，当在图22中的过程中移除绝缘层38之后回蚀元件隔离膜33时，可以将元件隔离膜33的后表面设置在从源极-漏极部分22的后表面凹陷的位置处。因此，元件隔离膜33的后表面从源极-漏极部分22的后表面凹陷，且应力施加膜32因此形成在源极-漏极部分22(或导电层35)的后表面以及元件隔离膜33的后表面上。换句话说，应力施加膜32跨越突起1C而形成。因此，可以进一步增大将从应力施加膜32施加到沟道部分23的应力。
[0169]【修改实例IO】
[0170]在前述实施例和前述实施例的修改实例(修改实例I到9)中，半导体层101可为Ge衬底或Ge层。此时，半导体层10、106、107和108可为Ge层，且沟道部分23可形成在Ge层中。在此状况下，在Ge层中形成沟道部分23的作用使得可以进一步提高晶体管特性。此外，在前述实施例和前述实施例的修改实例(修改实例I到9)中，半导体层101可为SiGe衬底或SiGe层。此时，半导体层10、106、107和108可为SiGe层，且沟道部分23可形成在SiGe层中。在此状况下，在SiGe层中形成沟道部分23的作用使得可以进一步提高晶体管特性。
[0171]在此修改实例中，源极-漏极部分21和22以及沟道部分23可构成P型晶体管，或半导体层105、106和108以及沟道部分23可构成P型晶体管。此外，沟道部分23可形成在(110)平面上，且可具有沟道取向〈110〉。此时，应力施加部分可优选被配置成将压缩应力施加到沟道部分23。此外，在此修改实例中，源极-漏极部分21和22以及沟道部分23可构成P型晶体管，或半导体层105、106和108以及沟道部分23可构成P型晶体管。此外，沟道部分23可形成在(110)平面上，且可具有沟道取向〈100〉ο此时，应力施加部分可优选被配置成将拉伸应力施加到沟道部分23。此外，在此修改实例中，源极-漏极部分21和22以及沟道部分23可构成η型晶体管，或半导体层105、106和108以及沟道部分23可构成η型晶体管。此外，沟道部分23可形成在(001)平面上，且可具有沟道取向〈110〉。此时，应力施加部分可优选被配置成将拉伸应力施加到沟道部分23。在此修改实例中，可以通过如上所述设置沟道部分23的形成平面和沟道取向而将迀移率最大化。此外，在此修改实例中，除如上所述设置沟道部分23的形成平面和沟道取向之外，还可以通过如上所述配置应力施加部分来进一步提高晶体管特性。
[0172]【修改实例11】
[0173]在前述实施例和前述实施例的修改实例(修改实例I到10)中，应力施加部分包含应力施加膜31和32以及元件隔离膜33。然而，在前述实施例和前述实施例的修改实例(修改实例I到10)中，应力施加部分可包含应力施加膜31和32以及元件隔离膜33中的一者或更多者。
[0174]例如，可省略应力施加膜31，如图51、图52、图53和图54所图示。此外，例如，可替代应力施加膜32而设置不具有将应力施加到沟道部分23的作用或具有极少将应力施加到沟道部分23的作用的绝缘层39，如图55、图56、图57和图58所图示。
[0175]【修改实例12】
[0176]在前述实施例和前述实施例的修改实例(修改实例I到11)中，可省略绝缘层36。例如，可省略绝缘层36，且可在绝缘层36的位置处设置应力施加膜31，如图59、图60、图61和图62所图示。此时，例如，可还省略应力施加膜32。
[0177]【修改实例13】
[0178]在前述实施例和前述实施例的修改实例(修改实例I到12)中，沟道部分23可形成在具有相等平面取向且彼此相对的两个侧表面上，以及具有相等平面取向且彼此相对的另外两个侧表面上。例如，沟道部分23可形成在凹槽1A中彼此相对的两个侧表面(第一侧表面)上以及邻近于第一侧表面中的一者且正交于第一侧表面的两个侧表面(第二侧表面)上。
[0179]沟道部分23可包含例如两个沟道部分23a，其中的一者被设置给凹槽1A的内表面中彼此相对的两个侧表面1D中的每一者，如图63所图示。沟道部分23可还包含例如两个沟道部分23b，其中的一者被设置给邻近于侧表面1D中的一者且正交于侧表面1D的两个侧表面1E中的每一者，如图63所图不。
[0180]栅极部分24可被设置成不仅与两个沟道部分23a接触，而且与两个沟道部分23b接触。因此，当在垂直于半导体层10的方向上查看时，栅极部分24可具有例如十字架形状，如图63所图示。
[0181]在此修改实例中，可以相比仅设置两个沟道部分23a的状况，以两个沟道部分23b的沟道宽度增大沟道宽度。这使得可以进一步提高晶体管特性。
[0182]顺便来说，假设沟道部分23a形成在(110)平面上且具有沟道取向〈110〉，且沟道部分23b形成在(001)平面上且具有沟道取向〈110〉。此时，在源极-漏极部分21和22以及沟道部分23构成P型晶体管的状况下，或在半导体层105、106和108以及沟道部分23构成P型晶体管的状况下，沟道部分23a的沟道宽度可优选大于沟道部分23b的沟道宽度。这是因为，在P型晶体管中，在(110)平面和取向〈110〉的状况下的迀移率高于(001)平面和取向〈110〉的状况。此外，在源极-漏极部分21和22以及沟道部分23构成η型晶体管的状况下，或在半导体层105、106和108以及沟道部分23构成η型晶体管的状况下，沟道部分23b的沟道宽度可优选大于沟道部分23a的沟道宽度。这是因为，在η型晶体管中，在(001)平面和取向〈110〉的状况下的迀移率高于(110)平面和取向〈110〉的状况。
[0183]【修改实例14】
[0184]在前述实施例和前述实施例的修改实例(修改实例I到13)中，具有足够薄以允许产生偶极且允许隧道电流流过的厚度(更具体来说，Inm或更小的厚度)的绝缘膜可设置在电极部分26与导电层35之间或电极部分26与源极-漏极部分22之间。例如，绝缘膜51可设置在电极部分26与导电层35之间，如图64所图示。绝缘膜51可具有足够薄以允许产生偶极且允许隧道电流流过的厚度(更具体来说，Inm或更小的厚度)。绝缘膜51可包含(例如)Ti02、Al203、La203、基于Hf的材料或基于Ta的材料。此时，在栅极绝缘膜28由上述高k材料制成且栅极部分24由金属材料制成的状况下，栅极绝缘膜28的界面处所产生的偶极使得可以减小导电层35与栅极部分24或源极-漏极部分22与栅极部分24之间的肖特基势皇的高度。因此，允许隧道电流流过栅极绝缘膜28。
[0185]【修改实例15】
[0186]在前述实施例和前述实施例的修改实例(修改实例I到14)中，元件隔离膜33可不穿透半导体层10或半导体层105到108。例如，元件隔离膜33可不穿透半导体层10，且半导体层10的一部分可保留在元件隔离膜33的底部处，如图65所图示。即使在此状况下，根据此修改实例的半导体装置I也具有与根据前述实施例的半导体装置I的效果类似的效果。
[0187](3.第二实施例)
[0188]【配置】
[0189]图66图示根据本发明的第二实施例的存储器电路2的电路配置。存储器电路2包含布置成矩阵的多个存储器元件2A。存储器元件2A中的每一者可包含非易失性元件Rl和开关元件Sw。在存储器电路2中，多个非易失性元件Rl可布置成矩阵，且多个开关元件Sw也可布置成矩阵。开关元件Sw中的一者是针对非易失性元件Rl中的每一者而设置。存储器电路2还包含多条字线WL、多条位线BL和多条数据线DL。字线WL沿着行方向延伸。位线BL和数据线DL沿着列方向延伸。例如，字线WL中的一者可针对布置成矩阵的开关元件Sw的行中的每一者而设置。例如，位线BL中的一者可针对布置成矩阵的开关元件Sw的列中的每一者而设置。例如，数据线DL中的一者可针对布置成矩阵的非易失性元件Rl的列中的每一者而设置。
[0190]非易失性元件Rl的非限制性实例可包含磁性隧道结(MTJ)元件、可变电阻膜和铁电膜。MTJ元件可具有例如绝缘层夹在两个铁磁层之间的配置。铁磁层中的一者具有固定磁化，且另一铁磁层具有可变磁化。MTJ元件可被配置成通过电阻值的差来保持信息，其中电阻值的差是通过固定铁磁层中的一者的磁化方向且改变另一铁磁层的磁化方向而导致的。在MTJ元件中，当两个磁性层的磁化方向彼此不同时，电阻较高，且当两个磁性层的磁化方向彼此相同时，电阻较低。MTJ元件通过将电流传递到MTJ元件且检测电流来读取所存储的内容(I或O)。例如，可变电阻膜可通过设置电压或复位电压的施加来改变电阻。例如，在可变电阻膜中，电阻可在复位电压的施加后增大，且电阻可在设置电压的施加后减小。可变电阻膜通过将电流传递到可变电阻膜且检测电流来读取所存储的内容(I或O)。铁电膜通过将电压施加到铁电膜利用铁电滞后而展现正或负的自发极化。铁电膜通过将电流传递到铁电膜且检测电流来读取所存储的内容(I或O)。
[0191]开关元件Sw可为根据前述实施例和前述实施例的修改实例(修改实例I到15)中的任一者的半导体装置I。在开关元件Sw中，电极部分27电耦接到字线WL。电极部分25电耦接到位线BL。电极部分26电親接到非易失性元件Rl的一端。开关元件Sw充当将电流传递到非易失性元件RI或不将电流传递到非易失性元件RI的开关。当开关元件Sw开启时，电流流动到非易失性元件Rl中。当开关元件Sw关断时，流动到非易失性元件Rl中的电流停止。
[0192]字线WL被配置成执行开关元件Sw的开/关控制。当电压被施加到字线WL时，对应于字线WL的开关元件Sw的电极部分27被设置为固定电压以开启对应开关元件Sw。位线BL被配置成将固定电压供应到开关元件Sw的电极部分25。数据线DL与位线BL配对，且被配置成在位线BL与数据线DL之间形成电流路径。当开关元件Sw开启时，电流流过位线BL与数据线DL之间的电流路径，且固定电流流动到非易失性元件Rl中。这使得可以检测非易失性元件Rl的电阻值且读取所存储的内容。此外，预定电流的流动使得可以写入信息。
[0193]图67图示存储器电路2的横截面配置的实例。图67图示包含图2所图示的半导体装置I作为开关元件Sw的存储器电路2的横截面配置。在存储器电路2中，多个半导体装置1(开关元件Sw)并排布置，且非易失性元件Rl中的一者设置在半导体装置1(开关元件Sw)中的每一者的底部上。图67图示包含两个半导体装置1(开关元件Sw)和两个非易失性元件Rl的横截面配置的实例。两个半导体装置(开关元件Sw)沿着列方向并排设置。两个非易失性元件Rl中的一者设置在两个半导体装置I (开关元件Sw)中的每一者的底部处。
[0194]在存储器元件2A中的每一者中，耦接到两个电极部分25的布线层41(位线BL)直接设置在两个电极部分25上方，且親接到电极部分26的非易失性兀件Rl直接设置在电极部分26下方。在存储器元件2A中的每一者，非易失性元件Rl的一端耦接到电极部分26，且非易失性元件Rl的另一端经由导电耦接部分44而耦接到数据线DL。非易失性元件Rl和耦接部分44埋入在绝缘层45中，且数据线DL形成在绝缘层45的后表面上。
[0195]在此实施例中，根据前述实施例和前述实施例的修改实例(修改实例I到15)中的任一者的半导体装置I用作控制流动到非易失性元件Rl中的电流的开关元件Sw。相比所有电极设置在半导体层的顶表面侧上的晶体管，半导体装置I具有优越的晶体管特性。因此，可以选择具有高保留特性的材料来作为非易失性元件Rl的材料。因此，可以作为存储器而确保性能稳定性。
[0196](4.第二实施例的修改实例)
[0197]第二实施例例示图1所图示的半导体装置I是作为开关元件Sw来设置;然而，例如，可设置图46所例示的半导体装置I，如图68所图示。此时，一个晶体管Trl和一个晶体管Tr2可针对存储器装置2A中的每一者来设置。两个晶体管Trl和Tr2可共享一个栅极部分23。此夕卜，例如，在第二实施例中，图47所图示的半导体装置I可作为开关元件Sw来设置。
[0198]此外，在第二实施例中，易失性元件R2可替代非易失性元件Rl来使用。此时，例如，存储器元件2A所共享的共用电位线(例如，接地线)可替代位线BL来设置，如图69所图示。易失性元件R2的非限制性实例可包含电容器元件。
[0199]此外，在第二实施例中，多个存储器元件2A可布置成矩阵。然而，存储器元件2A可布置成一条线。此外，例如，存储器电路2可由一个存储器元件2A配置而成，如图70和图71所图示。
[0200]此外，在第二实施例以及第二实施例的修改实例中，例如电容器等易失性元件可替代非易失性元件Rl来设置。
[0201]虽然，上文已参照实例实施例和修改实例来描述本发明，但本发明不限于此，并且可按各种方式来修改。应注意，本说明书中所述的效果说明性且非限制性的。本发明可具有除了本说明书中所述的效果之外的效果。
[0202]在前述实施例和前述实施例的修改实例中，例如，(I10)平面可为{110}平面的实例，且(001)平面可为{100}平面的实例。
[0203]此外，例如，本发明可包含以下配置。
[0204](I)一种存储器装置，包含:
[0205]第一扩散部分，处于具有凹槽的半导体层中，所述第一扩散部分形成在所述凹槽的底部处或附近；
[0206]第二扩散部分，形成在所述半导体层中的所述凹槽的上端处；
[0207]沟道部分，在所述半导体层中形成在所述第一扩散部分与所述第二扩散部分之间；
[0208]栅极部分，在与所述沟道部分相对的位置处埋入在所述凹槽中；
[0209]第一电极部分，电耦接到所述第一扩散部分，且设置在所述半导体层的后表面侧上；
[0210]第二电极部分，电耦接到所述第二扩散部分，且设置在所述半导体层的顶表面侧上；
[0211 ]第三电极部分，电耦接到所述栅极部分，且设置在所述半导体层的所述顶表面侧上；以及
[0212]应力施加部分，被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。
[0213](2)根据(I)的半导体装置，其中所述应力施加部分包含以下(a)到(d)中的一者或更多者:
[0214](a)第一应力施加膜，设置在所述半导体层的所述顶表面侧上；
[0215](a)第二应力施加膜，设置在所述半导体层的所述后表面侧上；
[0216](C)第三应力施加膜，设置在所述沟道部分的两侧上；以及
[0217](d)所述第一扩散部分和所述第二扩散部分中的一者或两者，各自具有与所述沟道部分的晶格常数不同的晶格常数。
[0218](3)根据(I)或(2)的半导体装置，其中:
[0219]所述应力施加部分被配置成将所述压缩应力施加到所述沟道部分；
[0220]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且
[0221]所述沟道部分形成在{110}平面上，且具有沟道取向〈110〉。
[0222](4)根据(I)或(2)的半导体装置，其中:
[0223]所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分；
[0224]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且
[0225]所述沟道部分形成在{110}平面上，且具有沟道取向〈100〉。
[0226](5)根据(I)或(2)的半导体装置，其中:
[0227]所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分；
[0228]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管;且
[0229]所述沟道部分形成在{100}平面上，且具有沟道取向〈110〉。
[0230](6)根据(I)到(5)中任一项的半导体装置，其中所述沟道部分包含Ge和SiGe中的一者O
[0231](7)根据(2)的半导体装置，其中:
[0232]所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数大的所述晶格常数；
[0233]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且
[0234]所述沟道部分形成在{110}平面上，且具有沟道取向〈110〉。
[0235](8)根据(2)的半导体装置，其中:
[0236]所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的所述晶格常数；
[0237]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且
[0238]所述沟道部分形成在{110}平面上，且具有沟道取向〈100〉。
[0239](9)根据(2)的半导体装置，其中:
[0240]所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的所述晶格常数；
[0241]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管;且
[0242]所述沟道部分形成在{100}平面上，且具有沟道取向〈110〉。
[0243](10)根据(2)的半导体装置，其中:
[0244]所述第三应力施加膜的顶表面形成在比所述第二扩散部分的顶表面低的位置处；且
[0245]所述第一应力施加膜形成在所述第二扩散部分的所述顶表面和所述第三应力施加膜的所述顶表面上。
[0246](11)根据(2)的半导体装置，其中:
[0247]所述第三应力施加膜的后表面形成在从所述第一扩散部分的后表面凹陷的位置处;且
[0248]所述第二应力施加膜形成在所述第一扩散部分的顶表面和所述第三应力施加膜的所述后表面上。
[0249](12)根据(I)到(11)中任一项的半导体装置，其中所述沟道部分形成在所述凹槽中彼此相对的两个侧表面中的每一者上。
[0250](13)根据(I)到(11)中任一项的半导体装置，其中所述沟道部分包含第一沟道部分和第二沟道部分，所述第一沟道部分形成在所述凹槽中彼此相对的两个第一侧表面上，且所述第二沟道部分形成在邻近于所述第一侧表面且正交于所述第一侧表面的两个第二侧表面上。
[0251](14)根据(13)的半导体装置，其中:
[0252]所述沟道部分包含第一沟道部分和第二沟道部分，所述第一沟道部分形成在所述凹槽中彼此相对的两个第一侧表面上，且所述第二沟道部分形成在邻近于所述第一侧表面且正交于所述第一侧表面的两个第二侧表面上；
[0253]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管；
[0254]所述第一沟道部分形成在{110}平面上，且具有沟道取向〈110〉；
[0255]所述第二沟道部分形成在{100}平面上，且具有沟道取向〈110〉;且
[0256]所述第一沟道部分的沟道宽度大于所述第二沟道部分的沟道宽度。
[0257](15)根据(13)的半导体装置，其中:
[0258]所述沟道部分包含第一沟道部分和第二沟道部分，所述第一沟道部分形成在所述凹槽中彼此相对的两个第一侧表面上，且所述第二沟道部分形成在邻近于所述第一侧表面且正交于所述第一侧表面的两个第二侧表面上；
[0259]所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管；
[0260]所述第一沟道部分形成在{110}平面上，且具有沟道取向〈110〉；
[0261]所述第二沟道部分形成在{100}平面上，且具有沟道取向〈110〉;且
[0262]所述第二沟道部分的沟道宽度大于所述第一沟道部分的沟道宽度。
[0263](16)根据(I)到(15)中任一项的半导体装置，还包含:绝缘膜，设置在所述第一电极部分与所述第一扩散部分之间，且具有足够薄以允许产生偶极且允许隧道电流流过的厚度。
[0264](17)根据(I)到(16)中任一项的半导体装置，还包含:绝缘层，在所述凹槽的底侧上埋入在所述凹槽中，
[0265]其中所述栅极部分形成在所述绝缘层上。
[0266](18)—种存储器电路，设有开关元件以及非易失性元件和易失性元件中的一者，所述开关元件被配置成控制流过所述非易失性元件和所述易失性元件中的一者的电流，所述开关元件包含:
[0267]第一扩散部分，处于具有凹槽的半导体层中，所述第一扩散部分形成在所述凹槽的底部处或附近；
[0268]第二扩散部分，形成在所述半导体层中的所述凹槽的上端处；
[0269]沟道部分，在所述半导体层中形成在所述第一扩散部分与所述第二扩散部分之间；
[0270]栅极部分，在与所述沟道部分相对的位置处埋入在所述凹槽中；
[0271]第一电极部分，电耦接到所述第一扩散部分，且设置在所述半导体层的后表面侧上；
[0272]第二电极部分，电耦接到所述第二扩散部分，且设置在所述半导体层的顶表面侧上；
[0273]第三电极部分，电耦接到所述栅极部分，且设置在所述半导体层的所述顶表面侧上；以及
[0274]应力施加部分，被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。
[0275](19)根据(18)的存储器电路，其中所述非易失性元件是磁性隧道结(MTJ)元件。
[0276](20) 一种半导体装置的制造方法，所述方法包含:
[0277]在具有凹槽的半导体层中穿过所述凹槽形成第一扩散部分且形成第二扩散部分，进而在所述第一扩散部分与所述第二扩散部分之间形成沟道部分，所述第一扩散部分形成在所述凹槽的底部处，且所述第二扩散部分形成在所述凹槽的上端处；
[0278]在包含所述凹槽的内表面的整个表面上形成栅极绝缘膜，接着形成栅极部分且移除所述栅极绝缘膜的从所述凹槽突起的部分，所述栅极绝缘膜由具有比氧化硅的相对介电常数高的相对介电常数的高k材料制成，且所述栅极部分由金属材料制成且在所述凹槽中形成在与所述沟道部分相对的位置处；以及
[0279]形成应力施加部分，所述应力施加部分被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。
[0280](21)—种半导体装置的制造方法，所述方法还包含:
[0281]形成凹槽，接着形成绝缘层，所述凹槽穿透半导体层，所述半导体层包含第一导电类型的第一半导体层、第二导电类型的第二半导体层和所述第一导电类型的第三半导体层，所述第一半导体层、所述第二半导体层和所述第三半导体层以此次序形成，且所述绝缘层在所述凹槽中形成在所述凹槽的底表面侧上；
[0282]在包含形成了所述绝缘层的所述凹槽的内表面的整个表面上形成栅极绝缘膜，接着形成栅极部分，进而在所述第二半导体层中形成沟道部分，且移除所述栅极绝缘膜的从所述凹槽突起的部分，所述栅极绝缘膜由具有比氧化硅的相对介电常数高的相对介电常数的高k材料制成，且所述栅极部分由金属材料制成且在所述凹槽内形成在与所述沟道部分相对的位置处；以及
[0283]形成应力施加部分，所述应力施加部分被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。
[0284](22)根据(20)或(21)的半导体装置的制造方法，所述方法还包含:
[0285]形成第一电极部分、第二电极部分以及第三电极部分，所述第一电极部分设置在所述半导体层的后表面侧上且电耦接到所述第一扩散部分，所述第二电极部分设置在所述半导体层的顶表面侧上且电耦接到所述第二扩散部分，且所述第三电极部分设置在所述半导体层的所述顶表面侧上且电耦接到所述栅极部分。
[0286]本申请主张2014年I月8日向日本专利局申请的第JP 2014-1806号日本优先权专利申请的权益，所述申请的全部内容以引用的方式并入本文中。
[0287]所属领域的技术人员应理解，可取决于设计要求和其它因素而发生各种修改、组合、子组合和更改，只要所述修改、组合、子组合和更改处于随附权利要求书或其等同物的范围内。
【主权项】
1.一种半导体装置，包括: 第一扩散部分，处于具有凹槽的半导体层中，所述第一扩散部分形成在所述凹槽的底部处或附近； 第二扩散部分，形成在所述半导体层中的所述凹槽的上端处； 沟道部分，形成在所述半导体层中的所述第一扩散部分与所述第二扩散部分之间； 栅极部分，在与所述沟道部分相对的位置处埋入在所述凹槽中； 第一电极部分，电耦接到所述第一扩散部分，且设置在所述半导体层的后表面侧上； 第二电极部分，电耦接到所述第二扩散部分，且设置在所述半导体层的顶表面侧上； 第三电极部分，电耦接到所述栅极部分，且设置在所述半导体层的所述顶表面侧上；以及 应力施加部分，被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。2.根据权利要求1所述的半导体装置，其中所述应力施加部分包含以下(a)到(d)中的一者或更多者: (a)第一应力施加膜，设置在所述半导体层的所述顶表面侧上； (a)第二应力施加膜，设置在所述半导体层的所述后表面侧上； (c)第三应力施加膜，设置在所述沟道部分的两侧上；以及 (d)所述第一扩散部分和所述第二扩散部分中的一者或两者，各自具有与所述沟道部分的晶格常数不同的晶格常数。3.根据权利要求2所述的半导体装置，其中: 所述应力施加部分被配置成将所述压缩应力施加到所述沟道部分； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且 所述沟道部分形成在{110}平面上，且具有沟道取向〈110〉。4.根据权利要求2所述的半导体装置，其中: 所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且 所述沟道部分形成在{110}平面上，且具有沟道取向〈100〉。5.根据权利要求2所述的半导体装置，其中: 所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管;且 所述沟道部分形成在{100}平面上，且具有沟道取向〈110〉。6.根据权利要求2所述的半导体装置，其中所述沟道部分包含Ge和SiGe中的一者。7.根据权利要求2所述的半导体装置，其中: 所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数大的晶格常数； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且 所述沟道部分形成在{110}平面上，且具有沟道取向〈110〉。8.根据权利要求2所述的半导体装置，其中:所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的晶格常数； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管;且 所述沟道部分形成在{110}平面上，且具有沟道取向〈100〉。9.根据权利要求2所述的半导体装置，其中: 所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的晶格常数； 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管;且 所述沟道部分形成在{100}平面上，且具有沟道取向〈110〉。10.根据权利要求2所述的半导体装置，其中: 所述第三应力施加膜的顶表面形成在比所述第二扩散部分的顶表面低的位置处;且所述第一应力施加膜形成在所述第二扩散部分的所述顶表面和所述第三应力施加膜的所述顶表面上。11.根据权利要求2所述的半导体装置，其中: 所述第三应力施加膜的后表面形成在从所述第一扩散部分的后表面凹陷的位置处;且所述第二应力施加膜形成在所述第一扩散部分的顶表面和所述第三应力施加膜的所述后表面上。12.根据权利要求1所述的半导体装置，其中所述沟道部分形成在所述凹槽中彼此相对的两个侧表面中的每一者上。13.根据权利要求1所述的半导体装置，其中所述沟道部分包含第一沟道部分和第二沟道部分，所述第一沟道部分形成在所述凹槽中彼此相对的两个第一侧表面上，且所述第二沟道部分形成在邻近于所述第一侧表面且正交于所述第一侧表面的两个第二侧表面上。14.根据权利要求13所述的半导体装置，其中: 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成P型晶体管； 所述第一沟道部分形成在{110}平面上，且具有沟道取向〈110〉； 所述第二沟道部分形成在{100}平面上，且具有沟道取向〈110〉;且 所述第一沟道部分的沟道宽度大于所述第二沟道部分的沟道宽度。15.根据权利要求13所述的半导体装置，其中: 所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成η型晶体管； 所述第一沟道部分形成在{110}平面上，且具有沟道取向〈110〉； 所述第二沟道部分形成在{100}平面上，且具有沟道取向〈110〉;且 所述第二沟道部分的沟道宽度大于所述第一沟道部分的沟道宽度。16.根据权利要求1所述的半导体装置，还包括:绝缘膜，设置在所述第一电极部分与所述第一扩散部分之间，且具有足够薄以允许产生偶极且允许隧道电流流过的厚度。17.根据权利要求1所述的半导体装置，还包括:绝缘层，在所述凹槽的底侧上埋入在所述凹槽中， 其中所述栅极部分形成在所述绝缘层上。18.—种存储器电路，设有开关元件以及非易失性元件和易失性元件中的一者，所述开关元件被配置成控制流过所述非易失性元件和所述易失性元件中的一者的电流，所述开关元件包括: 第一扩散部分，处于具有凹槽的半导体层中，所述第一扩散部分形成在所述凹槽的底部处或附近； 第二扩散部分，形成在所述半导体层中的所述凹槽的上端处； 沟道部分，形成在所述半导体层中的所述第一扩散部分与所述第二扩散部分之间； 栅极部分，在与所述沟道部分相对的位置处埋入在所述凹槽中； 第一电极部分，电耦接到所述第一扩散部分，且设置在所述半导体层的后表面侧上； 第二电极部分，电耦接到所述第二扩散部分，且设置在所述半导体层的顶表面侧上； 第三电极部分，电耦接到所述栅极部分，且设置在所述半导体层的所述顶表面侧上；以及 应力施加部分，被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分。19.根据权利要求17所述的存储器电路，其中所述非易失性元件是磁性隧道结(MTJ)元件。20.—种制造半导体装置的方法，所述方法包括: 在具有凹槽的半导体层中穿过所述凹槽形成第一扩散部分且形成第二扩散部分，进而在所述第一扩散部分与所述第二扩散部分之间形成沟道部分，所述第一扩散部分形成在所述凹槽的底部处，且所述第二扩散部分形成在所述凹槽的上端处； 在包含所述凹槽的内表面的整个表面上形成栅极绝缘膜，接着形成栅极部分且移除所述栅极绝缘膜的从所述凹槽突起的部分，所述栅极绝缘膜由具有比氧化硅的相对介电常数高的相对介电常数的高k材料制成，且所述栅极部分由金属材料制成且在所述凹槽中形成在与所述沟道部分相对的位置处； 形成应力施加部分，所述应力施加部分被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分；以及 形成第一电极部分、第二电极部分以及第三电极部分，所述第一电极部分设置在所述半导体层的后表面侧上且电耦接到所述第一扩散部分，所述第二电极部分设置在所述半导体层的顶表面侧上且电耦接到所述第二扩散部分，且所述第三电极部分设置在所述半导体层的所述顶表面侧上且电耦接到所述栅极部分。
【文档编号】H01L27/088GK105874578SQ201480071921
【公开日】2016年8月17日
【申请日】2014年12月11日
【发明人】横山孝司, 梅林拓
【申请人】索尼公司