晶片封装体及其制造方法
【专利摘要】一种晶片封装体及其制造方法，该晶片封装体包含晶片、介电接合层、载体与重布线层。晶片具有基底、焊垫与保护层。保护层位于基底上。焊垫位于保护层中。介电接合层位于保护层上，且介电接合层位于载体与保护层之间。载体、介电接合层与保护层具有连通的穿孔，使焊垫从穿孔裸露。重布线层包含连接部与无源元件部。连接部位于焊垫、穿孔的壁面与载体背对介电接合层的表面上。无源元件部位于载体的表面上，且无源元件部的一端连接在载体的表面上的连接部。本发明不仅可节省大量的组装时间、降低已知电感元件的成本，还可提升设计上的便利性。
【专利说明】
晶片封装体及其制造方法
技术领域
[0001 ]本发明是有关一种晶片封装体及一种晶片封装体的制造方法。
【背景技术】
[0002]已知的射频感测器(RFsensor)包含晶片封装体与无源元件，其中无源元件例如电感元件(inductor)。晶片封装体作为有源元件。晶片封装体与电感元件均设置于电路板上，且电感元件位于晶片封装体外。
[0003]也就是说，当晶片封装体制作完成后，还需在电路板设置独立的电感元件才可让射频感测器正常工作。如此一来，射频感测器会花费大量的组装时间，且电感元件的成本难以降低。此外，电路板还需预留安装电感元件的空间与线路，造成设计上的不便。
【发明内容】
[0004]本发明的一技术态样为一种晶片封装体。
[0005]根据本发明一实施方式，一种晶片封装体包含晶片、介电接合层、载体与重布线层。晶片具有基底、焊垫与保护层。保护层位于基底上。焊垫位于保护层中。介电接合层位于保护层上，且介电接合层位于载体与保护层之间。载体、介电接合层与保护层具有连通的穿孔，使焊垫从穿孔裸露。重布线层包含连接部与无源元件部。连接部位于焊垫、穿孔的壁面与载体背对介电接合层的表面上。无源元件部位于载体的表面上，且无源元件部的一端连接在载体的表面上的连接部。
[0006]本发明的一技术态样为一种晶片封装体的制造方法。
[0007]根据本发明一实施方式，一种晶片封装体的制造方法包含下列步骤:使用介电接合层将载体贴附于晶圆上，其中晶圆具有基底、焊垫与保护层，焊垫位于保护层中，介电接合层位于保护层与载体之间;蚀刻载体背对介电接合层的表面，使载体、介电接合层与保护层具有连通的穿孔，且焊垫从穿孔裸露;形成重布线层于焊垫、该穿孔的壁面与载体的表面上；以及图案化重布线层，使重布线层同步形成连接部与无源元件部，连接部位于焊垫、穿孔的壁面与载体的表面上，无源元件部位于载体的表面上，且无源元件部的一端连接在载体的表面上的连接部。
[0008]在本发明上述实施方式中，由于晶片封装体的重布线层具有无源元件部，因此晶片封装体除了具有有源元件的功能外，还具有无源元件的功能。举例来说，无源元件部可作为晶片封装体的电感元件。载体具有支撑重布线层的功能。当图案化重布线层时，无源元件部与连接部会同步形成，使无源元件部形成于载体的表面上，因此可节省制作无源元件部的时间。本发明的晶片封装体可作为射频感测器，不需已知独立的电感元件便具有电感元件的功能。如此一来，晶片封装体不仅可节省大量的组装时间，且能降低已知电感元件的成本。此外，设置晶片封装体的电路板不需预留安装已知电感元件的空间与线路，可提升设计上的便利性。
【附图说明】
[0009]图1绘示根据本发明一实施方式的晶片封装体的剖面图。
[0010]图2绘示图1的晶片封装体的重布线层的线路布局示意图。
[0011 ]图3绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。
[0012]图4绘示根据本发明一实施方式的晶圆被载体贴附后的剖面图。
[0013]图5绘示图4的载体研磨后的剖面图。
[0014]图6绘示图5的载体、介电接合层与保护层形成穿孔后的剖面图。
[0015]图7绘示图6的焊垫、穿孔的壁面与载体形成重布线层后的剖面图。
[0016]图8绘示图7的重布线层形成导电结构后的剖面图。
[0017]图9绘示图8的基底研磨后的剖面图。
[0018]图1OA绘示根据本发明一实施方式的晶片封装体的剖面图。
[0019]图1OB绘示图1OA的晶片封装体的重布线层的线路布局示意图。
[0020]图1lA绘示根据本发明一实施方式的晶片封装体的剖面图。
[0021]图1lB绘示图1lA的晶片封装体的重布线层的线路布局示意图。
[0022]图1lC绘示图1lB的另一实施方式。
[0023]其中，附图中符号的简单说明如下:
[0024]100?100b:晶片封装体
[0025]110:晶片
[0026]IlOa:晶圆
[0027]112:基底
[0028]113:表面
[0029]114:焊垫
[0030]115:穿孔
[0031]116:保护层
[0032]120:介电接合层
[0033]130:载体
[0034]132:表面
[0035]140:重布线层
[0036]142:连接部
[0037]144:无源元件部
[0038]150:阻隔层
[0039]152:开口
[0040]160:导电结构[0041 ]170:空穴
[0042]180:磁性元件
[0043]Dl ?D4:厚度
[0044]L-L:线段
[0045]L1:导线
[0046]SI ?S4:步骤。
【具体实施方式】
[0047]以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
[0048]图1绘示根据本发明一实施方式的晶片封装体100的剖面图。图2绘示图1的晶片封装体100的重布线层140的线路布局示意图。同时参阅图1与图2，晶片封装体100包含晶片110、介电接合层120、载体130与重布线层140。晶片110具有基底112、焊垫114与保护层116。保护层116位于基底112上。焊垫114位于保护层116中。介电接合层120位于保护层116上，且介电接合层120位于载体130与保护层116之间。载体130、介电接合层120与保护层116具有连通的穿孔115，使焊垫114从穿孔115裸露。重布线层140包含连接部142与无源元件部144。连接部142位于焊垫114、穿孔115的壁面与载体130背对介电接合层120的表面132上。无源元件部144位于载体130的表面132上，且无源元件部144的一端连接在载体130的表面132上的连接部142。
[0049]在本实施方式中，晶片封装体100可以为射频感测器(RF sensor)，但并不用以限制本发明。基底112的材质可以包含硅。保护层116可包含内层介电层(ILD)、内金属介电层(IMD)与钝化层(passivat1n layer)。介电接合层120的材质包含聚合物(polymer)或氧化物。载体130的材质可以包含氮化铝或玻璃，具高阻抗与高介电常数，可减少晶片封装体100的功率损失，节省电力。重布线层140的材质可以包含铝或铜，可先采用物理气相沉积(PVD)或电镀的方式覆盖焊垫114、穿孔115的壁面与载体130后，再利用图案化制程使重布线层140同步形成连接部142与无源元件部144。图案化制程可包含曝光、显影与蚀刻等光微影技术。
[0050]由于晶片封装体100的重布线层140具有无源元件部144，因此晶片封装体100除了具有有源元件的功能外，还具有无源元件的功能。举例来说，无源元件部144可作为晶片封装体100的电感元件(inductor)。本发明的晶片封装体100不需已知独立的电感元件便具有电感元件的功能。如此一来，晶片封装体100不仅可节省大量的组装时间，且能降低已知电感元件的成本。
[0051]载体130具有支撑重布线层140的功能。当图案化重布线层140时，无源元件部144与连接部142会同步形成，使无源元件部144形成于载体130的表面132上，因此可节省制作无源元件部144的时间。此外，设置晶片封装体100的电路板不需预留安装已知电感元件的空间与线路，可提升设计上的便利性。
[0052]在本实施方式中，无源元件部144的形状为U形，但并不此为限。设计者可依实际需求设计重布线层140的线路布局，使无源元件部144具有其他形状。
[0053]晶片封装体100还包含阻隔层150与导电结构160。阻隔层150位于重布线层140上与载体130的表面132上。阻隔层150具有开口 152，使连接部142裸露。导电结构160位于阻隔层150的开口 152中的连接部142上，使导电结构160可通过重布线层140的连接部142电性连接焊垫114。导电结构160可以球栅阵列(BGA)的锡球或导电凸块。此外，晶片封装体100还可选择性具有空穴170。空穴170位于阻隔层150与穿孔115中的连接部142之间。
[0054]在以下叙述中，将说明晶片封装体100的制造方法。
[0055]图3绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。晶片封装体的制造方法包含下列步骤。在步骤SI中，使用介电接合层将载体贴附于晶圆上，其中晶圆具有基底、焊垫与保护层，焊垫位于保护层中，介电接合层位于保护层与载体之间。接着在步骤S2中，蚀刻载体背对介电接合层的表面，使载体、介电接合层与保护层具有连通的穿孔，且焊垫从穿孔裸露。之后在步骤S3中，形成重布线层于焊垫、该穿孔的壁面与载体的表面上。接着在步骤S4中，图案化重布线层，使重布线层同步形成连接部与无源元件部，连接部位于焊垫、穿孔的壁面与载体的表面上，无源元件部位于载体的表面上，且无源元件部的一端连接在载体的表面上的连接部。在以下叙述中，将说明上述步骤。
[0056]图4绘示根据本发明一实施方式的晶圆IlOa被载体130贴附后的剖面图。图5绘示图4的载体130研磨后的剖面图。在以下叙述中，晶圆11 Oa意指图1的晶片110尚未经切割制程的半导体结构。晶圆IlOa具有基底112、焊垫114与保护层116。同时参阅图4与图5，首先，可使用介电接合层120将载体130贴附于晶圆IlOa上，使介电接合层120位于保护层116与载体130之间。载体130的材质可包含氮化铝或玻璃，可提供晶圆IlOa支撑强度。接着，可研磨载体130背对介电接合层120的表面132，以减薄载体130的厚度，使载体130的厚度DI减薄至厚度D2。
[0057]图6绘示图5的载体130、介电接合层120与保护层116形成穿孔115后的剖面图。同时参阅图5与图6，待载体130减薄后，可蚀刻载体130的表面132，使载体130、介电接合层120与保护层116具有连通的穿孔115。穿孔115对齐焊垫114，因此焊垫114可从穿孔115裸露。
[0058]图7绘示图6的焊垫114、穿孔115的壁面与载体130形成重布线层140后的剖面图。同时参阅图6与图7，待焊垫114从穿孔115裸露后，可于焊垫114、穿孔115的壁面与载体130的表面132上形成重布线层140。接着，图案化重布线层140，使重布线层140同步形成连接部142与无源元件部144。其中，连接部142位于焊垫114、穿孔115的壁面与载体130的表面132上。无源元件部144位于载体130的表面132上，且无源元件部144的一端连接载体130的表面132上的连接部142。
[0059]图8绘示图7的重布线层140形成导电结构160后的剖面图。同时参阅图7与图8，待重布线层140经图案化形成连接部142与无源元件部144后，可于重布线层140上与载体130的表面132上形成阻隔层150。接着，图案化阻隔层150以形成开口 152，使重布线层140的连接部142从开口 152裸露。之后，便可于阻隔层150的开口 152中的连接部142上形成导电结构160，使导电结构160经由连接部142电性连接焊垫114。
[0060]图9绘示图8的基底112研磨后的剖面图。同时参阅图8与图9，待导电结构160形成后，可研磨基底112背对保护层116的表面113，以减薄基底112的厚度，使基底112的厚度D3减薄至厚度D4 ο接着，可沿线段L-L切割晶圆11Oa、介电接合层120、载体130与阻隔层150。如此一来，便可得到图1的晶片封装体100。
[0061]在以下叙述中，已叙述过的元件连接关系与材料将不再重复赘述，仅叙述其他型式的晶片封装体。
[0062]图1OA绘示根据本发明一实施方式的晶片封装体10a的剖面图。图1OB绘示图1OA的晶片封装体10a的重布线层140的线路布局示意图。同时参阅图1OA与图1OB，晶片封装体10a包含晶片110、介电接合层120、载体130与重布线层140。重布线层140包含连接部142与无源元件部144。与图1、图2实施方式不同的地方在于:无源元件部144的形状为平面螺旋状。晶片110具有位于保护层116中的导线LI，且导线LI连接焊垫114与相邻的另一焊垫114。
[0063]图1IA绘示根据本发明一实施方式的晶片封装体10b的剖面图。图1IB绘示图1IA的晶片封装体10b的重布线层140的线路布局示意图。同时参阅图1lA与图11B，晶片封装体10b包含晶片110、介电接合层120、载体130与重布线层140。重布线层140包含连接部142与无源元件部144。与图1、图2实施方式不同的地方在于:无源元件部144的形状为立体螺旋状。也就是说，无源元件部144的位置并非在同一水平面上。
[0064]图1IC绘示图1IB的另一实施方式。同时参阅图1IA与图1IC，晶片封装体10b包含晶片110、介电接合层120、载体130与重布线层140。重布线层140包含连接部142与无源元件部144。与图1IB实施方式不同的地方在于:晶片110还包含磁性元件180，且磁性元件180由重布线层140的无源元件部144环绕。在本实施方式中，磁性元件180可提高晶片封装体10b的电感值(inductance value)。
[0065]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一晶片，具有一基底、一焊垫与一保护层，该保护层位于该基底上，该焊垫位于该保护层中； 一介电接合层，位于该保护层上； 一载体，该介电接合层位于该载体与该保护层之间，该载体、该介电接合层与该保护层具有连通的一穿孔，使该焊垫从该穿孔裸露；以及一重布线层，包含: 一连接部，位于该焊垫、该穿孔的壁面与该载体背对该介电接合层的一表面上；以及一无源元件部，位于该载体的该表面上，且该无源元件部的一端连接在该载体的该表面上的该连接部。2.根据权利要求1所述的晶片封装体，其特征在于，该无源元件部的形状包含U形、平面螺旋状与立体螺旋状。3.根据权利要求1所述的晶片封装体，其特征在于，还包含: 一阻隔层，位于该重布线层上与该载体的该表面上。4.根据权利要求3所述的晶片封装体，其特征在于，该阻隔层具有一开口，使该连接部裸露，该晶片封装体还包含: 一导电结构，位于该阻隔层的该开口中的该连接部上，使该导电结构电性连接该焊垫。5.根据权利要求4所述的晶片封装体，其特征在于，该导电结构为锡球或导电凸块。6.根据权利要求3所述的晶片封装体，其特征在于，具有一空穴，且该空穴位于该阻隔层与该穿孔中的该连接部之间。7.根据权利要求1所述的晶片封装体，其特征在于，该晶片还包含: 一磁性元件，由该无源元件部环绕。8.根据权利要求1所述的晶片封装体，其特征在于，该载体的材质包含氮化铝或玻璃。9.根据权利要求1所述的晶片封装体，其特征在于，该介电接合层的材质包含聚合物或氧化物。10.根据权利要求1所述的晶片封装体，其特征在于，该晶片具有位于该保护层中的一导线，且该导线连接该焊垫与相邻的另一焊垫。11.一种晶片封装体的制造方法，其特征在于，包含下列步骤: 使用一介电接合层将一载体贴附于一晶圆上，其中该晶圆具有一基底、一焊垫与一保护层，该焊垫位于该保护层中，该介电接合层位于该保护层与该载体之间； 蚀刻该载体背对该介电接合层的一表面，使该载体、该介电接合层与该保护层具有连通的一穿孔，且该焊垫从该穿孔裸露； 形成一重布线层于该焊垫、该穿孔的壁面与该载体的该表面上；以及图案化该重布线层，使该重布线层同步形成一连接部与一无源元件部，该连接部位于该焊垫、该穿孔的壁面与该载体的该表面上，该无源元件部位于该载体的该表面上，且该无源元件部的一端连接在该载体的该表面上的该连接部。12.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包含: 研磨该载体的该表面，以减薄该载体的厚度。13.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包含: 形成一阻隔层于该重布线层上与该载体的该表面上；以及 图案化该阻隔层以形成一开口，使该连接部从该开口裸露。14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，还包含: 形成一导电结构于该阻隔层的该开口中的该连接部上，使该导电结构电性连接该焊垫。15.根据权利要求14所述的晶片封装体的制造方法，其特征在于，还包含: 切割该晶圆、该介电接合层、该载体与该阻隔层。16.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包含: 研磨该基底背对该保护层的一表面，以减薄该基底的厚度。
【文档编号】H01L23/498GK105895613SQ201610059834
【公开日】2016年8月24日
【申请日】2016年1月28日
【发明人】何彦仕, 张恕铭, 沈信隆
【申请人】精材科技股份有限公司