双极结晶体管（bjt）基极导体回调的制作方法

双极结晶体管（bjt）基极导体回调的制作方法
【专利摘要】一些实施例针对一种双极结晶体管(BJT)，BJT具有形成在半导体衬底的主体内的集电极区以及布置在半导体衬底的上表面上方的发射极区。BJT包括布置在半导体衬底的上表面上方的基极区，基极区将发射极区和集电极区垂直分隔开。基极区布置在导电基极层内并且与导电基极层接触，导电基极层将电流传递至基极区。相对于一些传统的方法，基极区包括平坦底面，平坦底面增大了基极区和半导体衬底之间的接触面积，因此减小了集电极/基极结处的电阻。基极区也可以包括基本上垂直的侧壁，基本上垂直的侧壁增大了基极区和导电基极层之间的接触面积，因此改进了至基极区的电流传递。本发明的实施例还涉及双极结晶体管(BJT)基极导体回调。
【专利说明】
双极结晶体管（BJT)基极导体回调
技术领域
[0001] 本发明的实施例涉及集成电路器件，更具体地，涉及双极结晶体管（BJT)基极导 体回调。
【背景技术】
[0002] 双极结晶体管（BJT)常用于数字和模拟集成电路（1C)器件以用于高频应用。BJT 包括共享阴极或阳极区的两个p-n结，其称为基极。基极将具有相同导电类型的两个区域 (称为发射极和集电极）分隔开，发射极和集电极的导电类型与基极的导电类型相反。取决 于导电类型，BJT可以是NPN种类或PNP种类。
[0003] 异质结双极晶体管（HBT)是将不同的半导体材料用于发射极/集电极和基极的一 种类型的BJT。相对于BJT，通过使用不同的材料，HBT减少了从基极至发射极区内的空穴 的注入。因此，HBT比BJT支撑更高的频率（例如，几百GHz)。

【发明内容】

[0004] 本发明的实施例提供了一种晶体管，包括：集电极区，布置在半导体衬底的主体 内，所述集电极区具有第一导电类型；基极电介质，布置在所述半导体衬底的上表面上方并 且包括位于所述集电极区上方的基极电介质开口；基极区，布置在所述基极电介质开口内， 所述基极区具有与所述第一导电类型不同的第二导电类型并且在集电极/基极结处与所 述集电极区接触；基极层，与所述基极区的上表面和侧壁均接触并且在所述基极电介质的 上表面上方横向延伸；以及发射极区，位于所述基极区上方，所述发射极区具有所述第一导 电类型并且在基极/发射极结处与所述基极区接触。
[0005] 本发明的另一实施例提供了一种方法，包括：在半导体衬底的主体内形成集电极 区，所述集电极区具有第一导电类型；在所述半导体衬底的上表面上方形成介电层；在所 述介电层上方形成导电基极层，所述导电基极层具有与所述第一导电类型不同的第二导电 类型；在所述导电基极层内形成凹槽；沿着所述凹槽的垂直侧壁形成间隔件层，并且所述 间隔件层覆盖所述凹槽的底面；通过第一蚀刻工艺去除覆盖所述凹槽的所述底面的所述间 隔件层的部分以暴露所述导电基极层的部分；通过第二蚀刻工艺和第三蚀刻工艺去除所述 导电基极层的部分以暴露所述介电层的部分；通过第四蚀刻工艺去除所述介电层的部分， 所述第四蚀刻工艺暴露所述半导体衬底的所述上表面的部分；以及沿着所述半导体衬底的 所述上表面的部分并且沿着所述导电基极层的侧壁选择性地设置硅锗（SiGe)，其中，所述 SiGe在所述导电基极层内形成基极区，所述基极区具有所述第二导电类型。
[0006] 根据本发明的又一实施例，提供了一种晶体管，包括：集电极区，形成在半导体衬 底的主体内，所述集电极区具有第一导电类型；发射极区，布置在所述半导体衬底的上表面 上方，所述发射极区具有所述第一导电类型；以及硅锗（SiGe)基极区，布置在所述半导体 衬底的所述上表面上方并且将所述发射极区和所述集电极区垂直分隔开，所述SiGe基极 区具有与所述第一导电类型不同的第二导电类型并且具有基本上垂直的侧壁，所述基本上 垂直的侧壁从所述SiGe基极区的上表面连续地延伸至所述半导体衬底的所述上表面。
【附图说明】
[0007] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺 寸可以任意地增大或减小。
[0008] 图1A至图1B示出了根据本发明的双极结晶体管（BJT)的一些实施例的截面图。
[0009] 图2示出了根据本发明的BJT的一些实施例的截面图。
[0010] 图3示出了根据本发明的形成BJT的方法的一些实施例的流程图。
[0011] 图4至图19示出了根据本发明的共同示出BJT的形成的一系列截面图的一些实 施例。
【具体实施方式】
[0012] 本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了 组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如， 在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接 触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而 使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参 考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实 施例和/或配置之间的关系。
[0013] 而且，为便于描述，在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，以描述如图所示的一个元件或部件与另一个（或另一些） 元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中 的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本文使用的空间 相对描述符可以同样地作相应的解释。
[0014] 此外，为了易于描述，本文中可以使用"第一"、"第二"、"第三"等以区分一个或一 系列图的不同元件。"第一"、"第二"、"第三"等不旨在为相应的元件的描述。因此，结合第 一图描述的"第一层"可以不必对应于结合另一图描述的"第一层"。
[0015] 在一些方法中，通过在半导体衬底中形成集电极区（例如，η型区），在集电极区上 方形成基极介电层，以及在基极介电层上方形成多晶硅基极层来制造垂直BJT。然后进行 蚀刻以形成延伸穿过多晶硅基极层并且终止于基极介电层的最上表面处的开口。在开口中 形成保护衬垫以覆盖多晶硅基极层的侧壁并且终止于基极介电层的最上表面上。随后，当 保护衬垫侧壁留在适当的位置时，去除保护衬垫的底部以暴露基极介电层的最上表面。然 后对该暴露的表面实施蚀刻以在基极介电层中形成凹槽。该凹槽垂直向下延伸至集电极区 的上部并且横向底切保护侧壁和最接近保护侧壁的基极多晶硅层的边缘。然后基极区（例 如，Ρ型区）选择性地在凹槽中生长并且在集电极/基极结处与集电极区接触，并且随后发 射极区（例如，η型区）形成在基极区上方并且在基极/发射极结处与基极区接触。因此， 构建了垂直BJT。不幸地是，其中选择性地生长基极区的凹槽仅邻接基极多晶硅层的底部平 坦表面，并且因此，当在该凹槽中选择性地生长基极时，在基极区和基极多晶硅层之间存在 相对较小的接触面积（即，高接触电阻）。此外，由于采用的蚀刻条件，凹槽通常具有圆形 (例如，凹形）的底面。该圆形表面可以在一定程度上限制集电极/基极结的面积，从而限 制BJT的增益。
[0016] 因此，本发明针对垂直BJT，其中，凹槽延伸至基极多晶硅层下方并且也横向延伸 至基极多晶硅层内，基极区生长在该凹槽中。因此，与其他方法相比，当选择性地生长基极 区时，除了与导电基极层的下侧接触外，基极区与导电基极层的侧壁接触以增大接触面积 (即，减小接触电阻）。此外，与其他方法相比，代替圆形的底面，在一些实施例中，基极区可 以包括平坦的底面，这增大了基极区和集电极区之间的接触面积并且相应地减小了集电极 /基极结处的电阻。
[0017] 图1A示出了 BJT 100的一些实施例的截面图。BJT 100包括布置在半导体衬底 102内的具有第一导电类型（例如，具有第一掺杂浓度的η型）的集电极区104。基极区 118 (例如，ρ型）布置在集电极区104上方并且在集电极/基极结122处与集电极区104 接触。具有第一导电类型（例如，具有大于第一掺杂浓度的第二掺杂浓度的η型）的发射 极区106布置在基极区118上方并且在基极/发射极结120处与基极区118接触。集电极 区104、基极区118和发射极区106中的每个均由半导体材料制成并且通常处于η-ρ-η布置 (由于这提供更高的性能），但是ρ-η-ρ布置也是可以的。在BJT100的一些实施例中，衬底 102是硅，基极区118是硅锗，并且发射极区106是多晶硅。当硅锗或带隙窄于硅的带隙的 其他半导体材料用于基极区118时，产生的双极BJT趋于具有比其中将硅用于基极区的BJT 更高的增益，但是这两种方法预期均落在本发明内。
[0018] 图1Β示出了 BJT 100的分解的截面图。如图1Α至图1Β所示，基极介电层112将 导电基极层110与衬底上表面108分隔开。在一些实施例中，导电基极层110是多晶硅并且 具有第一导电类型，并且基极介电层112是厚度小于500埃(A )的氧化物（例如，Si02)。 间隔件层116 (例如，氮化硅（SiN))沿着发射极区106的垂直侧壁130布置，并且使发射极 区106的下部与导电基极层110电隔离。多晶硅间介电（IPD)层115(例如，SiN)将发射 极区106的上部的外边缘与导电基极层110分隔开。
[0019] 对于图1A至图1B的实施例，发射极区106和集电极区104包括η型硅（Si)，并且 基极区118是ρ型SiGe。因此，对于图1A至图1B的实施例，发射极区106、基极区118和 集电极区104形成异质结双极晶体管（HBT)的η-ρ-η结。电荷流过BJT 100是由电荷载流 子横跨发射极/基极结120、穿过基极区118并且横跨集电极/基极结122的扩散引起的。 电荷流动是由通过第一至第三接触件128A-128C的发射极区106、基极区118和集电极区 104的独立偏置引起的。在各个实施例中，第一至第三接触件128A-128C包括一种或多种 导电材料，包括铜（Cu)、铝（Α1)、钨（W)等。第一接触件128Α连接至发射极区106,第二接 触件128B通过导电基极层110连接至基极区118,并且第三接触件128C连接至集电极区 104。第一至第三接触件128A-128C布置在层间电介质（ILD)140内。
[0020] 在BJT 100的"导通"状态中，第一至第三接触件128A-128C偏置，从而使得在基 极区118与发射极区106和集电极区104两者之间存在正电势差（即，横跨发射极/基极 结120和集电极/基极结122的正电势差）。结果，电子被从发射极区106注入基极区118 内。该电子是扩散向集电极区104的ρ型基极区118内的少数载流子。通过移动穿过ρ型 基极区118的电子运载通过BJT 100的大多数电流。小部分电流也可以起因于发射极/基 极结120和集电极/基极结122处的电荷载流子（即，电子和空穴）的重组。
[0021] 转至图1B，BJT 100具有优于一些传统的BJT的优势：沿着基极区118的垂直侧壁 132和上表面134,在导电基极层110和基极区118之间具有增大的接触面积。具体地，垂 直侧壁132从基极区118的上表面134连续地延伸至半导体衬底102的上表面108。在一 些传统的方法中，基极区118仅沿着其上表面134与导电基极层110接触，这减小了接触面 积并且因此相对于BJT 100增大了电阻。
[0022] BJT 100具有优于一些传统的BJT的进一步优势：沿着基极区118的平坦底面136 的基极区118和半导体衬底102的集电极区104之间的接触面积增大。在传统的BJT中， 基极区118具有圆形底面，因此减小了接触面积并且因此增大了 BJT 100的集电极/基极 结122处的电阻。
[0023] 由于横跨集电极/基极结122的过渡时间减少，增大导电基极层110和基极区118 之间的接触面积以及沿着集电极/基极结122的接触面积也增大了 BJT 100的截止频率。 此外，通过在导电基极层110内形成开口，而不是在布置在导电基极层110下方的介电层内 形成开口，可以消除介电层。结果，相对于一些传统的方法，可以减小发射极区106的顶部 和半导体衬底102的上表面108之间的阶梯高度138。
[0024] 也应注意，BJT 100包括布置在半导体衬底102的上表面108内的第一至第三浅沟 槽隔离（STI)结构124A-124C (例如，氧化物）。第一 STI结构124A和第三STI结构124C 通过集电极区104横向分隔开。第一 STI结构124A和第二STI结构124B通过位于SiGe 基极区118下方的半导体衬底102(和集电极区104)的区域横向分隔开。BJT 100也包括 将集电极区104与半导体衬底102的其他区域横向隔离的第一和第二深沟槽隔离（DTI)结 构 126A、126B。
[0025] 图2示出了根据一些实施例的BJT 200的截面图。鉴于图1A的BJT 100具有带 有"T形"截面的发射极区106,图2的BJT 200具有带有" π形"截面的发射极区206,其 基本上为合并在一起的两个T形发射极区106。π形发射极区206连接至第一基极区118A 和第二基极区118B，第一基极区118A和第二基极区118B连接至半导体衬底102的集电极 区104。相对于BJT 100的T形发射极区106,通过使发射极/基极结和集电极/基极结的 截面面积加倍，BJT 200的π形发射极区206基本上使电子电流加倍。
[0026] BJT 200包括布置在半导体衬底102的上表面108内的第一至第四STI结构 224A-224D。第一 STI结构224A和第四STI结构224D通过集电极区104横向分隔开。第 二STI结构224B将直接位于第一和第二基极区118A、118B下方的集电极区104的部分横 向分隔开。BJT 200也包括将集电极区104与半导体衬底102的其他区域横向隔离的第一 和第二DTI结构126A、126B。第一 STI结构224A和第四STI结构224D从半导体衬底102 的上表面108分别延伸至第一 DTI结构126A和第二DTI结构126B的上部。第一 DTI结构 126A和第二DTI结构126B从第一 STI结构224A和第四STI结构224D延伸至埋氧（BOX) 隔离结构202的上部。因此，第一 STI结构224A和第四STI结构224D、第一 DTI结构126A 和第二DTI结构126B以及BOX隔离结构202围绕集电极区104并且使集电极区104与半 导体衬底102的其他区域电隔离。
[0027] 图3示出了根据本发明的形成BJT的方法300的一些实施例的流程图。虽然将方 法300描述为一系列的步骤或事件，但是将理解，这些步骤或事件所示出的顺序不应解释 为限制意义。例如，一些步骤可以以不同的顺序进行和/或与除了本文中示出和/或描述 的那些之外的其他步骤或事件同时进行。此外，可能不是所有示出的步骤对于实现本文的 描述的一个或多个方面或实施例都是必需的。此外，可以在一个或多个单独的步骤和/或 阶段中实施本文中示出的一个或多个步骤。
[0028] 在步骤302中，在半导体衬底的主体内形成具有第一导电类型（例如，η型或p型） 的集电极区。在一些实施例中，通过将一种或多种掺杂剂注入至半导体衬底的主体内来形 成集电极区。
[0029] 在步骤304中，在半导体衬底的上表面上方形成基极介电层。在一些实施例中，基 极介电层包括通过化学汽相沉积（CVD)、半导体衬底的上表面的氧化或者其他适当的介电 层形成技术形成的氧化物。
[0030] 在步骤306中，在基极介电层上方形成导电基极层。导电基极层具有与第一导电 类型不同的第二导电类型（例如，分别为Ρ型或η型）。在一些实施例中，通过CVD或其他 适当的层形成技术形成导电基极层。
[0031] 在步骤308中，在导电基极层内形成凹槽。
[0032] 在步骤310中，沿着凹槽的垂直侧壁以及在凹槽的底面上面形成介电间隔件层。 在一些实施例中，通过CVD或其他适当的层形成技术形成间隔件层。
[0033] 在步骤312中，通过第一蚀刻工艺去除覆盖凹槽的底面的间隔件层的部分以暴露 导电基极层的部分。在一些实施例中，第一蚀刻工艺是去除覆盖凹槽的底面的间隔件层的 部分的各向异性干蚀刻。
[0034] 在步骤314中，通过第二蚀刻工艺去除位于凹槽的底面下面的导电基极层的部 分，这暴露基极介电层的部分。在一些实施例中，第二干蚀刻是各向同性选择性干蚀刻，各 向同性选择性干蚀刻垂直地蚀刻凹槽至基极介电层的上表面并且在导电基极层内横向地 蚀刻而保留基极介电层基本完整。产生的凹槽具有倒Τ形的截面轮廓。倒Τ形的凹槽包括 形成在导电基极层内的水平部分。在一些实施例中，水平部分包括邻接基极介电层的顶面 的平坦底面；水平部分也可以包括基本平坦的垂直侧壁。在其他实施例中，由于各向同性蚀 刻的性质，侧壁可以是圆形的。
[0035] 在步骤316中，通过第三蚀刻工艺去除位于凹槽的底面下面的基极介电层的部 分，这暴露半导体衬底的上表面的部分。在一些实施例中，第三蚀刻工艺是在基极介电层和 导电基极层之间具有蚀刻选择性的选择性蚀刻，从而使得第三蚀刻工艺蚀刻位于凹槽的底 面下面的基极介电层的部分，而保留导电基极层基本完整。因此，凹槽具有邻接半导体衬底 的上表面的平坦底面。
[0036] 在步骤318中，沿着半导体衬底的上表面和沿着导电基极层的侧壁选择性地设置 SiGe。SiGe形成连接至导电基极层的基极区，基极区具有第二导电类型。因此，SiGe基极 区具有带有平/平坦底面的矩形形状或者基本上矩形形状，平坦底面与半导体衬底的上表 面接触。在一些实施例中，SiGe基极区也具有平坦或基本上平坦的侧壁以及平坦或基本上 平坦的上表面，侧壁的部分与导电基极层接触，上表面的部分也与导电基极层接触。基极区 也可以具有圆形的侧壁和/或圆形的上表面。
[0037] 在步骤320中，在SiGe基极区上方的凹槽内形成具有第一导电类型的半导体材料 或导电材料，以形成BJT的发射极区。
[0038] 图4至图19示出了根据本发明的共同示出BJT的形成的一系列截面图的一些实 施例。虽然图4至图19描述为与方法300相关，但是将理解，图4至图19中公开的结构不 限于方法300,相反可以独立作为独立于方法300的结构。类似地，虽然方法300描述为与 图4至图19相关，但是将理解，方法300不限于图4至图19中公开的结构，相反可以独立 于图4至图19中公开的结构而独立存在。
[0039] 在图4中，图4对应于方法300的步骤302,已经在半导体衬底102的主体内形成 具有第一导电类型的集电极区104。已经通过穿过掩模406(例如，SiN)的开口注入一种或 多种掺杂剂402形成集电极区104,已经在半导体衬底102的上表面108上方设置并且图案 化掩模406。对于图4至图19的实施例，第一导电类型是η型，并且掺杂剂402包括形成η 型集电极区104的诸如磷（Ρ)、砷（As)、锑（Sb)或铋（Bi)等的供体。衬底102可以是块状 硅衬底、绝缘体上硅衬底、二元化合物半导体衬底、三元化合物半导体衬底或更高阶的化合 物半导体衬底等。
[0040] 在图5中，已经通过蚀刻在半导体衬底102内形成第一深沟槽502A和第二深沟槽 502B。该蚀刻使用掩模504,掩模504已经设置在半导体衬底102的上表面108上方，并且 然后掩模504已被图案化以形成对应于第一深沟槽502A和第二深沟槽502B的第一开口 506A和第二开口 506B。然后根据掩模504已经将半导体衬底102暴露于蚀刻剂508 (例如， 湿或干蚀刻剂）以形成具有第一深度510的第一深沟槽502A和第二深沟槽502B。
[0041] 在图6中，已经通过蚀刻在半导体衬底102内形成第一至第三浅沟槽602A-602C。 该蚀刻使用已经设置在半导体衬底102的上表面108上方的掩模604。然后已经图案化掩 模604以形成对应于第一至第三浅沟槽602A-602C的第一至第三开口 606A-606C。然后根 据掩模604已经将半导体衬底102的上表面108暴露于蚀刻剂608以形成第一至第三浅沟 槽602A-602C。第一浅沟槽602A和第三浅沟槽602C的中心位于第一深沟槽502A和第二深 沟槽502B上方。第一深沟槽502A和第二深沟槽502B从第一浅沟槽602A的下表面612A 和第三浅沟槽602C的下表面612B延伸至第二深度610,第二深度610大于第一深度510。
[0042] 在图7中，已经用介电材料（例如，Si02)填充第一至第三浅沟槽602A-602C以及 第一深沟槽502A和第二深沟槽502B以形成第一至第三STI结构124A-124C以及第一 DTI 结构126A和第二DTI结构126B。在各个实施例中，填充介电材料包括诸如CVD(例如，低压 CVD(LPCVD)或等离子体增强CVD(PECVD))、物理汽相沉积（PVD)、原子层沉积（ALD)、分子束 外延（MBE)、电子束（e束）外延或其他适当的工艺的沉积工艺。在形成第一至第三STI结 构124A-124C以及第一 DTI结构126A和第二DTI结构126B之后，通过诸如化学机械抛光 (CMP)的平坦化工艺从半导体衬底102的上表面108去除过量的介电材料。
[0043] 在图8中，图8对应于方法300的步骤304和306,已经通过CVD、湿或干氧化或者 其他适当的工艺在半导体衬底102的上表面108上方形成基极介电层112。然后已经在基 极介电层112上方形成导电基极层110 (例如，多晶硅）。然后已经在导电基极层110上方 形成iro层115 (例如，SiN)。
[0044] 在图9中，图9对应于方法300的步骤308,已经在导电基极层内形成凹槽902。在 一些实施例中，通过蚀刻形成凹槽902。蚀刻使用具有开口 906的掩模904,开口 906对应 于凹槽902。然后根据掩模904已经将半导体衬底102暴露于蚀刻剂908以形成凹槽902。 凹槽902向下延伸至垂直地位于导电基极层材料110(例如，多晶硅）内的底面910。因此， 凹槽902部分地延伸至导电基极层110内，但是不完全穿过导电基极层材料110。例如，在 一些实施例中，凹槽902可以延伸至介于导电基极层110的总厚度的10%和90%之间的 深度，或者在多个实施例中，凹槽902可以延伸至介于导电基极层110的总厚度的40%和 60 %之间的深度。
[0045] 在图10中，图10对应于方法300的步骤310,已经沿着凹槽902的垂直侧壁1004 形成间隔件层1002。间隔件层1002可以是覆盖凹槽902的底面910以及IH)层115的上 表面1006的共形层。在一些实施例中，已经通过CVD或其他适当的层形成技术形成间隔件 层 1002。
[0046] 在图11中，图11对应于方法300的步骤312,已经通过第一蚀刻工艺去除覆盖凹 槽902的底面910的间隔件层1002的部分，从而使得凹槽902的底面910再次对应于导电 基极层材料110的部分。在一些实施例中，第一蚀刻工艺是利用一种或多种蚀刻剂1108以 形成介电间隔件的各向异性干蚀刻，蚀刻剂1108包括CHFjP /或CF 4。
[0047] 在图12中，图12对应于方法300的步骤314,已经通过第二蚀刻和第三蚀刻工艺 去除位于凹槽902下面的导电基极层110的部分，这暴露基极介电层112的部分。在一些实 施例中，第二蚀刻工艺是通过HBr和0 2的各向异性和选择性的干蚀刻以停止在112上。第 三蚀刻是在间隔件层1002/基极介电层112和导电基极层110之间具有选择性的各向同性 蚀刻，从而使得其蚀刻导电基极层110而保留间隔件层1002和基极介电层112基本完整。 在零偏置功率的情况下，SF 6:〇d^气体比率小于1。因此，第三蚀刻垂直地蚀刻凹槽902至 基极介电层112的上表面1206。第三蚀刻也在导电基极层110内横向地蚀刻凹槽902。产 生的凹槽902具有倒T形的截面轮廓。倒T形的凹槽包括形成在导电基极层110内的水平 部分1202。水平部分1202包括邻接基极介电层112的上表面1206的平坦底面910。在一 些实施例中，水平部分1202也包括基本垂直的侧壁1204,但是在其他实施例中，侧壁1204 将是圆形的。在一些实施例中，第二蚀刻工艺是利用包括六氟化硫（SF 6)和氧气（02)的一 种或多种蚀刻剂1208的各向同性蚀刻。
[0048] 在图13中，图13对应于方法300的步骤316,已经通过第四蚀刻工艺去除位于凹 槽902下面的基极介电层112的部分，从而使得凹槽902的底面910与半导体衬底102的 上表面108 -致。在一些实施例中，第四蚀刻工艺包括在导电基极层110/间隔件层1002 和基极介电层112之间具有蚀刻选择性的选择性蚀刻，从而使得第四蚀刻工艺蚀刻位于凹 槽902的底面910下面的基极介电层112的部分，而保留导电基极层110和间隔件层1002 基本完整。因此，凹槽具有邻接介电层的上表面的平坦底面。在一些实施例中，第四蚀刻工 艺利用包括诸如氢氟酸（HF)的氟化物的湿蚀刻剂1308。虽然在图13中将该第四蚀刻工艺 示出为终止于衬底上表面108处，但是在其他实施例中，第四蚀刻可以稍微向下延伸至衬 底102内，从而使得凹槽1202的下表面位于基极介电层112和衬底上表面108之间的界面 下方。
[0049] 在图14A中，图14A对应于方法300的步骤318,沿着半导体衬底102的上表面108 上的凹槽902的底面910以及沿着导电基极层110的侧壁1204选择性地设置具有第二导 电类型（例如，P型）的半导体材料1418,第二导电类型与第一导电类型相反。在一些实 施例中，半导体材料1418包括SiGe，并且半导体衬底102和导电基极层110包括硅（Si)。 因此，SiGe外延接合至半导体衬底102和导电基极层110的Si，但是不接合至基极介电层 112(例如，Si02)。图14B示出了这样的实施例，其中，选择性地生长的半导体材料1418形 成SiGe基极区118, SiGe基极区118具有带有基本上垂直的侧壁132的矩形形状以及沿着 集电极/基极结122的平坦底面136。虽然未示出，但是在一些实施例中，基极区1418的底 部可以延伸至衬底上表面108下方，和/或侧壁132可以是圆形的。
[0050] 图14C示出了额外的实施例，其中，选择性地生长的半导体材料1418包括沿着垂 直侧壁132形成的小平面1402。小平面1402因材料1418和基极介电层112之间缺乏外延 粘合性而产生。小平面1402导致小间隙和沿着基极介电层112的垂直侧壁132的非平坦 部分。
[0051] 在一些实施例中，SiGe基极区118中的锗（Ge)的浓度是梯变的，从而使SiGe的带 隙在集电极/基极结122处比在发射极/基极结120处更窄。Ge浓度的梯变导致SiGe基 极区118内的电子的电场辅助运输，这产生使电子扩散穿过SiGe基极区118的加速电场。 因此，Ge浓度的梯变增加了穿过SiGe基极区118的电子扩散。
[0052] 在图15中，图15对应于方法300的步骤320,已经用具有第一导电类型的半导体 材料或导电材料1502填充凹槽902的剩余部分。半导体材料或导电材料1502延伸至IPD 层115的上表面1006上方。在一些实施例中，半导体材料或导电材料1502包括已经掺杂 有诸如P、As、Sb、Bi等的一种或多种供体掺杂剂并且通过CVD或其他适当的层设置技术设 置的多晶硅。然后已经通过CMP或其他适当的工艺平坦化半导体材料或导电材料1502的 上表面1504。
[0053] 在图16中，图16对应于方法300的步骤320,已经蚀刻材料1502 (和下面的IPD 层115)以形成发射极区106。该蚀刻使用已经设置在半导体衬底102的上表面108上方并 且被图案化的掩模1604。然后根据掩模1604已经将材料1502 (和下面的IH)层115)暴 露于蚀刻剂1608以形成发射极区106。在各个实施例中，蚀刻剂1608包括湿或干蚀刻剂。 由于该蚀刻，发射极106和IH)层115的垂直侧壁1602形成连续的平坦表面1602,平坦表 面1602从发射极区106的上表面1606延伸至导电基极层110的上表面1610。
[0054] 在图17中，图17对应于方法300的步骤320,已经蚀刻导电基极层110 (和下面的 基极介电层112)以暴露半导体衬底102的上表面108的部分1702。该蚀刻使用已经设置 并且被图案化的掩模1704。根据掩模1704,已经将导电基极层110(和下面的基极介电层 112)暴露于蚀刻剂1708(例如，湿或干蚀刻剂）。
[0055] 在图18中，图18对应于方法300的步骤320,已经在半导体衬底102的上表面108 上方设置ILD 140。在各个实施例中，ILD 140包括氧化物或低k介电材料。
[0056] 在图19中，图19对应于方法300的步骤320,已经在ILD 140内形成第一至第三 接触件128A-128C。在一些实施例中，第一至第三接触件128A-128C的形成包括ILD 140的 蚀刻以形成对应于第一至第三接触件128A-128C的沟槽。然后已经用一种或多种导电材料 (例如，Cu、Al、W等）填充沟槽以形成第一至第三接触件128A-128C。
[0057] 因此，本发明针对一种双极结晶体管（BJT)，BJT具有形成在半导体衬底的主体内 的集电极区以及布置在半导体衬底的上表面上方的发射极区。BJT包括布置在半导体衬底 的上表面上方的基极区，基极区将发射极区和集电极区垂直分隔开。基极区布置在导电基 极层内并且与导电基极层接触，导电基极层将电流传递至基极区。相对于一些传统的方法， 基极区包括平坦底面，平坦底面增大了基极区和半导体衬底之间的接触面积，因此减小了 集电极/基极结处的电阻。基极区也包括基本上垂直的侧壁，基本上垂直的侧壁增大了基 极区和导电基极层之间的接触面积，因此改进了至基极区的电流传递。
[0058] -些实施例涉及一种晶体管，晶体管包括布置在半导体衬底的主体内的集电极 区，集电极区具有第一导电类型。晶体管也包括布置在半导体衬底的上表面上方并且包括 位于集电极区上方的基极电介质开口的基极电介质。晶体管还包括布置在基极电介质开口 内的SiGe基极区，SiGe基极区具有与第一导电类型不同的第二导电类型并且在集电极/基 极结处与集电极区接触。晶体管还包括与SiGe基极区的上表面和侧壁均接触并且横向延 伸在基极电介质的上表面上方的多晶硅基极层。晶体管还包括布置在SiGe基极区上方的 多晶硅发射极区。发射极区具有第一导电类型并且在基极/发射极结处与SiGe基极区接 触。
[0059] 在上述晶体管中，其中，所述集电极区由硅（Si)制成，所述基极区由硅锗（SiGe) 制成，所述基极层由多晶硅制成，并且所述发射极区由多晶硅制成。
[0060] 在上述晶体管中，其中，所述集电极区由硅（Si)制成，所述基极区由硅锗（SiGe) 制成，所述基极层由多晶硅制成，并且所述发射极区由多晶硅制成，其中，所述发射极区具 有T形或π形，并且所述晶体管还包括布置在T形或π形发射极区的下水平表面和多晶 硅基极层的上表面之间的介电层。
[0061] 在上述晶体管中，其中，所述集电极区由硅（Si)制成，所述基极区由硅锗（SiGe) 制成，所述基极层由多晶硅制成，并且所述发射极区由多晶硅制成，其中，所述发射极区具 有T形或π形，并且所述晶体管还包括布置在T形或π形发射极区的下水平表面和多晶 硅基极层的上表面之间的介电层，其中，所述T形或π形发射极区的水平部分的垂直侧壁 和所述介电层的垂直侧壁形成连续的平坦表面，所述连续的平坦表面从所述发射极区的上 表面延伸至所述多晶硅基极层的所述上表面；其中，所述T形或π形发射极区的垂直部分 延伸穿过所述介电层和所述多晶硅基极层至SiGe基极区的上表面；并且其中，所述T形或 η形发射极区的所述垂直部分的垂直侧壁通过间隔件层与所述介电层和所述多晶硅基极 层分隔开。
[0062] 在上述晶体管中，其中，所述集电极区由硅（Si)制成，所述基极区由硅锗（SiGe) 制成，所述基极层由多晶硅制成，并且所述发射极区由多晶硅制成，其中，所述发射极区具 有T形或π形，并且所述晶体管还包括布置在T形或π形发射极区的下水平表面和多晶 硅基极层的上表面之间的介电层，其中，所述T形或π形发射极区的水平部分的垂直侧壁 和所述介电层的垂直侧壁形成连续的平坦表面，所述连续的平坦表面从所述发射极区的上 表面延伸至所述多晶硅基极层的所述上表面；其中，所述T形或π形发射极区的垂直部分 延伸穿过所述介电层和所述多晶硅基极层至SiGe基极区的上表面；并且其中，所述T形或 η形发射极区的所述垂直部分的垂直侧壁通过间隔件层与所述介电层和所述多晶硅基极 层分隔开，其中，所述T形或π形发射极区的所述垂直部分的所述垂直侧壁横向延伸超出 所述SiGe基极区的垂直侧壁。
[0063] 其他实施例涉及一种方法，该方法包括在半导体衬底的主体内形成集电极区，集 电极区具有第一导电类型。该方法也包括在半导体衬底的上表面上方形成介电层以及在介 电层上方形成导电基极层。导电基极层具有与第一导电类型不同的第二导电类型。该方法 也包括在导电基极层内形成凹槽，以及沿着凹槽的垂直侧壁和在凹槽的底面上方形成间隔 件层。该方法还包括通过第一蚀刻工艺使凹槽延伸穿过覆盖凹槽的底面的间隔件层的部 分。该方法还包括通过第二蚀刻工艺使凹槽延伸穿过位于凹槽的底面下面的导电基极层的 部分，从而使得凹槽的底面邻接介电层的上表面。该方法还包括通过第三蚀刻工艺使凹槽 延伸穿过位于凹槽的底面下面的介电层的部分，从而使得凹槽的底面邻接半导体衬底的上 表面。该方法还包括沿着半导体衬底的上表面上的凹槽的底面和沿着导电基极层的侧壁选 择性地设置硅锗（SiGe)，其中，SiGe在导电基极层内形成基极区，基极区具有第二导电类 型。
[0064] 在上述方法中，其中，所述第一蚀刻工艺是各向异性蚀刻工艺。
[0065] 在上述方法中，其中，所述第二蚀刻工艺是在所述导电基极层和所述介电层之间 具有蚀刻选择性的各向异性选择性蚀刻，从而使得所述第二蚀刻工艺蚀刻所述导电基极层 的部分，而保持所述介电层基本完整。
[0066] 在上述方法中，其中，所述第三蚀刻工艺是在所述介电层和所述导电基极层之间 具有蚀刻选择性的各向同性选择性蚀刻，从而使得所述第三蚀刻工艺横向蚀刻所述导电基 极层的部分。
[0067] 在上述方法中，其中，所述第四蚀刻工艺是在所述介电层和所述导电基极层之间 具有蚀刻选择性的选择性蚀刻，从而使得所述第四蚀刻工艺蚀刻所述介电层的部分，而保 持所述导电基极层基本完整。
[0068] 又其他实施例涉及一种晶体管，晶体管包括形成在半导体衬底的主体内的集电极 区，集电极区具有第一导电类型。晶体管也包括布置在半导体衬底的上表面上方的发射极 区，发射极区具有第一导电类型。晶体管还包括布置在半导体衬底的上表面上方并且将发 射极区和集电极区垂直分隔开的硅锗（SiGe)基极区，SiGe基极区具有与第一导电类型不 同的第二导电类型并且具有基本上垂直的侧壁，基本上垂直的侧壁从SiGe基极区的上表 面连续地延伸至半导体衬底的上表面。
[0069] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区。
[0070] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型。
[0071] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述导电基极层通过介电层与所述 半导体衬底的所述上表面分隔开。
[0072] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述导电基极层通过介电层与所述 半导体衬底的所述上表面分隔开，其中，所述介电层包括氧化物，并且所述介电层的厚度小 于500埃。
[0073] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述发射极区具有T形或π形，并 且所述晶体管还包括布置在Τ形或π形发射极区的下水平表面和所述导电基极层的上表 面之间的介电层。
[0074] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述发射极区具有T形或π形，并 且所述晶体管还包括布置在Τ形或π形发射极区的下水平表面和所述导电基极层的上表 面之间的介电层，其中，所述Τ形或π形发射极区的垂直侧壁和所述介电层的垂直侧壁形 成连续的平坦表面，所述连续的平坦表面从所述发射极区的上表面延伸至所述导电基极层 的所述上表面。
[0075] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述发射极区具有T形或π形，并 且所述晶体管还包括布置在Τ形或π形发射极区的下水平表面和所述导电基极层的上表 面之间的介电层，其中，所述Τ形或π形发射极区的垂直侧壁和所述介电层的垂直侧壁形 成连续的平坦表面，所述连续的平坦表面从所述发射极区的上表面延伸至所述导电基极层 的所述上表面，其中，所述Τ形或π形发射极区的垂直部分延伸穿过所述介电层和所述导 电基极层至所述SiGe基极区的上表面。
[0076] 在上述晶体管中，其中，所述发射极区的垂直侧壁横向延伸超出所述SiGe基极区 的所述基本上垂直的侧壁，从而使得所述发射极区覆盖所述SiGe基极区，所述晶体管还包 括：导电基极层，布置在所述发射极区和所述集电极区之间的所述半导体衬底的所述上表 面上方，所述导电基极层具有所述第二导电类型，其中，所述发射极区具有T形或π形，并 且所述晶体管还包括布置在Τ形或π形发射极区的下水平表面和所述导电基极层的上表 面之间的介电层，其中，所述Τ形或π形发射极区的垂直侧壁和所述介电层的垂直侧壁形 成连续的平坦表面，所述连续的平坦表面从所述发射极区的上表面延伸至所述导电基极层 的所述上表面，其中，所述Τ形或π形发射极区的垂直部分延伸穿过所述介电层和所述导 电基极层至所述SiGe基极区的上表面，其中，所述Τ形或π形发射极区的所述垂直部分的 垂直侧壁通过间隔件层与所述介电层和所述导电基极层分隔开。
[0077] 在上述晶体管中，还包括：第一深沟槽隔离（DTI)结构和第二深沟槽隔离（DTI)结 构，将所述集电极区与所述半导体衬底的其他区域横向隔离。
[0078] 在上述晶体管中，还包括：第一深沟槽隔离（DTI)结构和第二深沟槽隔离（DTI)结 构，将所述集电极区与所述半导体衬底的其他区域横向隔离，所述晶体管还包括：第一浅沟 槽隔离（STI)结构和第三浅沟槽隔离（STI)结构，从所述半导体衬底的所述上表面分别延 伸至所述第一 DTI结构和所述第二DTI结构的上部；以及第二STI结构，布置在所述第一 STI结构和所述第三STI结构之间；其中，所述第一 STI结构和所述第三STI结构通过所述 集电极区分隔开；并且其中，所述第一 DTI结构和所述第二DTI结构延伸至第一深度，所述 第一深度位于所述半导体衬底的所述上表面下方并且大于第一 STI结构至第三STI结构的 第二深度。
[0079] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方 面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实 施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人 员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精 神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1. 一种晶体管，包括： 集电极区，布置在半导体衬底的主体内，所述集电极区具有第一导电类型； 基极电介质，布置在所述半导体衬底的上表面上方并且包括位于所述集电极区上方的 基极电介质开口； 基极区，布置在所述基极电介质开口内，所述基极区具有与所述第一导电类型不同的 第二导电类型并且在集电极/基极结处与所述集电极区接触； 基极层，与所述基极区的上表面和侧壁均接触并且在所述基极电介质的上表面上方横 向延伸；以及 发射极区，位于所述基极区上方，所述发射极区具有所述第一导电类型并且在基极/ 发射极结处与所述基极区接触。2. 根据权利要求1所述的晶体管，其中，所述集电极区由硅（Si)制成，所述基极区由硅 锗（SiGe)制成，所述基极层由多晶硅制成，并且所述发射极区由多晶硅制成。3. 根据权利要求2所述的晶体管，其中，所述发射极区具有T形或π形，并且所述晶体 管还包括布置在T形或π形发射极区的下水平表面和多晶硅基极层的上表面之间的介电 层。4. 根据权利要求3所述的晶体管， 其中，所述T形或π形发射极区的水平部分的垂直侧壁和所述介电层的垂直侧壁形成 连续的平坦表面，所述连续的平坦表面从所述发射极区的上表面延伸至所述多晶硅基极层 的所述上表面； 其中，所述T形或31形发射极区的垂直部分延伸穿过所述介电层和所述多晶硅基极层 至SiGe基极区的上表面；并且 其中，所述T形或π形发射极区的所述垂直部分的垂直侧壁通过间隔件层与所述介电 层和所述多晶硅基极层分隔开。5. 根据权利要求4所述的晶体管，其中，所述T形或π形发射极区的所述垂直部分的 所述垂直侧壁横向延伸超出所述SiGe基极区的垂直侧壁。6. 一种方法，包括： 在半导体衬底的主体内形成集电极区，所述集电极区具有第一导电类型； 在所述半导体衬底的上表面上方形成介电层； 在所述介电层上方形成导电基极层，所述导电基极层具有与所述第一导电类型不同的 第二导电类型； 在所述导电基极层内形成凹槽； 沿着所述凹槽的垂直侧壁形成间隔件层，并且所述间隔件层覆盖所述凹槽的底面； 通过第一蚀刻工艺去除覆盖所述凹槽的所述底面的所述间隔件层的部分以暴露所述 导电基极层的部分； 通过第二蚀刻工艺和第三蚀刻工艺去除所述导电基极层的部分以暴露所述介电层的 部分； 通过第四蚀刻工艺去除所述介电层的部分，所述第四蚀刻工艺暴露所述半导体衬底的 所述上表面的部分；以及 沿着所述半导体衬底的所述上表面的部分并且沿着所述导电基极层的侧壁选择性地 设置硅锗（SiGe)，其中，所述SiGe在所述导电基极层内形成基极区，所述基极区具有所述 第二导电类型。7. 根据权利要求6所述的方法，其中，所述第一蚀刻工艺是各向异性蚀刻工艺。8. 根据权利要求6所述的方法，其中，所述第二蚀刻工艺是在所述导电基极层和所述 介电层之间具有蚀刻选择性的各向异性选择性蚀刻，从而使得所述第二蚀刻工艺蚀刻所述 导电基极层的部分，而保持所述介电层基本完整。9. 根据权利要求6所述的方法，其中，所述第三蚀刻工艺是在所述介电层和所述导电 基极层之间具有蚀刻选择性的各向同性选择性蚀刻，从而使得所述第三蚀刻工艺横向蚀刻 所述导电基极层的部分。10. -种晶体管，包括： 集电极区，形成在半导体衬底的主体内，所述集电极区具有第一导电类型； 发射极区，布置在所述半导体衬底的上表面上方，所述发射极区具有所述第一导电类 型；以及 硅锗（SiGe)基极区，布置在所述半导体衬底的所述上表面上方并且将所述发射极区 和所述集电极区垂直分隔开，所述SiGe基极区具有与所述第一导电类型不同的第二导电 类型并且具有基本上垂直的侧壁，所述基本上垂直的侧壁从所述SiGe基极区的上表面连 续地延伸至所述半导体衬底的所述上表面。
【文档编号】H01L29/737GK105895676SQ201510367012
【公开日】2016年8月24日
【申请日】2015年6月29日
【发明人】徐力田, 杜友伦
【申请人】台湾积体电路制造股份有限公司