一种超级结器件结构及其制造方法
【专利摘要】本发明公开了一种超级结器件，电流流动区在垂直方向包括至少三段结构，第一段是PN薄层区层，N型薄层电阻率低于硅片衬底的电阻率，P型薄层电阻率的设定要保证交替排列的N型薄层和P型薄层实现电荷平衡；第二段是电阻率等于硅片衬底电阻率的N型漂移区层；第三段是欧姆接触区层，包含一个电阻率小于等于硅片衬底电阻率的1/100的接触区。第一段中的N型薄层是通过离子注入和扩散工艺实现的，减低了制造成本。通过调整第一段PN薄层区层的厚度和第二段N型漂移区层的厚度，可以调整器件的导通电阻和关断性能的平衡。通过采用背面注入和退火形成第三段的N型区，进一步改善了器件的开关性能。本发明还公开了一种超级结器件的制造方法。
【专利说明】
一种超级结器件结构及其制造方法
技术领域
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种超级结金属-氧化层半导体场效晶体管器件结构；本发明还涉及一种超级结器件的制造方法。
【背景技术】
[0002]超级结金属-氧化层半导体场效晶体管，简称超级结MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor,M0SFET)采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在阻断状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的反向击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于O的间隔。
[0003]现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，在高掺杂浓度衬底上多次重复外延生长-光刻-离子注入的工艺过程得到需要厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过在高掺杂浓度衬底上一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；这种方法虽然难度大，但具有简化工艺流程，提高稳定性的效果；这两种制造方法和对应的器件结构，都需要有很厚的外延层，例如600伏的超级结MOSFET器件，外延层的厚度约在45-55微米，这样厚度的外延层带来了制造成本高的问题，同时由于PN薄层形成工艺(如沟槽刻蚀工艺，或离子注入工艺)的变化，容易造成PN薄层下的N型外延层厚度发生变化，当该N型外延层厚度太薄时，可能影响器件的耐电流冲击能力。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种超级结器件结构及其制造方法，能使制造成本最小化，同时还便于调整器件的导通电阻和器件的开关性能之间的平衡；并能改善器件的关断特性，提高了器件耐电流冲击的能力。
[0005]为解决上述技术问题，本发明提供的超级结器件形成于N型硅片衬底上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；所述电流流动区在垂直方向包括至少三段结构，第一段是PN薄层区层，由交替排列的N型薄层和P型薄层构成，N型薄层电阻率低于硅片衬底的电阻率，P型薄层电阻率的设定要保证交替排列的N型薄层和P型薄层实现电荷平衡，第一段中的N型薄层是通过离子注入和扩散工艺实现的；第二段是N型漂移区层，其电阻率等于硅片衬底电阻率；第三段是N型欧姆接触区层，所述N型欧姆接触区层电阻率低于所述N型漂移区的电阻率，并包含一个电阻率小于等于硅片衬底电阻率的1/100的接触区。
[0006]器件的第一段的PN薄层区层中，通过采用离子注入和扩散来得到需要的低电阻率(高杂质掺杂浓度)的N薄层，以便降低器件的导通电阻，而不采用在普通的高浓度衬底上淀积外延(一次淀积或多次淀积)来作为N薄层，降低了器件的制造成本。该段区域的高杂质掺杂浓度的N型薄层，与之后形成的P型薄层形成交替排列的PN薄层区层，在器件处于阻断状态下P型薄层和N型薄层互相耗尽，在合适的电荷平衡的条件下，使得该段区域所能承担的阻断电压不受N薄层中杂质浓度的限制，从而可以同时得到高的阻断电压和低的导通电阻。
[0007]第二段的N型漂移区层，其电阻率等于硅片衬底电阻率，第二段的N型漂移区层和第一段的PN薄层区层共同承担器件的阻断电压。第二段的N型漂移区由于没有横向的P薄层来提供补偿电荷，因此杂质掺杂浓度有一定的限制。如图12-2中，纵向电场强度在第一段的PN薄层区层近似是平的，从第二段的N型漂移区层的纵向电场强度是逐步减小的，该电场强度分布下的面积，如梯形OEWG的面积是该情况下器件承担的阻断电压，为了得到更好的抗冲击能力和抗电磁干扰能力，在器件设计时，一般保证击穿电压发生时，耗尽区不要展宽到超出N型漂移区的范围，因为如果此时耗尽区展开超出N型漂移区而接触到了低电阻率(高杂质掺杂浓度)的N型欧姆接触区层，器件的抗冲击能力和抗电磁干扰能力就可能明显下降。
[0008]第三段的N型欧姆接触区层，将与背面金属形成欧姆接触，因此其接触金属的区域必须具有高于I X 1019atomS/Cm3的杂质浓度，该N型欧姆接触区层可以通过离子注入和退火工艺形成，其离子注入可以是一次或多次离子注入形成，采用多次离子注入时，通过一次高能量和相对小的注入剂量的工艺，可以形成一个与N型漂移区层的杂质浓度差异不是很大、具有一定厚度的区域，进一步改善器件的抗冲击能力和抗电磁干扰能力。
[0009]对于同样反向击穿电压的器件，通过增加第一段PN薄层区层的厚度，减少第二段N型漂移区层的厚度，可以得到更低的导通电阻，但由于P-N结面积的增加，开关损耗会有一定的增加，由于N型漂移区层厚度的减薄，器件的耐电流冲击能力会有所下降。如果减少第一段PN薄层区层的厚度，增加第二段N型漂移区层的厚度，导通电阻会增加，但由于P-N结面积的减小，开关损耗会有一定的减少，由于N型漂移区的增厚，器件的耐电流冲击能力会得到提高。
[0010]进一步的改进是，所述N型欧姆接触区层与所述N型漂移区层之间的过渡区的厚度为0.2-3微米，当过渡区达到I微米以上时，就会改善器件的抗冲击能力和抗电磁干扰能力，该过渡区的厚度越大，器件的抗冲击能力和抗电磁干扰能力越强。
[0011]进一步的改进是，所述PN薄层区层的P型区可以是通过离子注入和退火工艺来制造的，也可以是通过沟槽填充的工艺制造。通过离子注入和退火工艺来制造时，该PN薄层的厚度一般在10微米之内，但制造成本低；在采用沟槽填充工艺制造时，对PN薄层区的厚度没有限制。
[0012]进一步的改进是，所述PN薄层区层中，P型薄层的P型载流子总数多于N型薄层的N型载流子总数，P型薄层的P型载流子总数与N型薄层的N型载流子总数的差小于N型薄层型载流子总数的10% ;由于PN薄层之下有一个较厚的N型漂移区层，PN薄层区中P型薄层的P型载流子比N型薄层的N型载流子多出的部分可以与N型漂移区中层的N型载流子进行耗尽，减少P阱-N薄层结处的P型阱区的耗尽厚度，也减小了 P阱-N薄层结处的电场强度，可以提高器件的击穿电压。但P型薄层的P型载流子总数也不能太大，太大会导致PN薄层区中横向电场和局部电场加大，导致漏电增大和反向击穿电压低等问题。
[0013]进一步的改进是，所述PN薄层区层的厚度大于10微米；PN薄层保持一定的厚度，以得到较好的减小导通电阻的效果。
[0014]进一步的改进是，所述N型漂移区层厚度大于10微米#型漂移区层保持一定的厚度，以增强器件的抗冲击能力和抗电磁干扰能力。
[0015]本发明还公开了超级结器件的制造方法。本发明能使制造成本最小化，同时还能方便地调整器件的比导通电阻和器件的开关性能之间的关系，改善器件的抗电流冲击能力和抗电磁干扰能力，并改善器件抗冲击能力和抗电磁干扰能力的一致性。
[0016]为解决上述技术问题，本发明提供了超级结器件的制造方法，第一种制造方法是超级结平面栅MOSFET器件的制造方法，包括如下步骤:
[0017]步骤一、在硅片正面进行N型离子注入，并通过高温扩散，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层；
[0018]步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
[0019]步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
[0020]步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
[0021]在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层组成P型薄层，由P型薄层之间的所述N型扩散层组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层。
[0022]所述N型薄层和P型薄层需要实现电荷平衡，即所述N型薄层的N型载流子总数和其邻近的所述P型薄层的P型载流子总数的差值的绝对值小于所述N型薄层的N型载流子总数的10%，也小于所述P型薄层的P型载流子总数的10% ;
[0023]步骤五、在各所述P型薄层的顶部形成P讲，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区；
[0024]步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺对所述多晶硅栅进行刻蚀，所述栅介质层和刻蚀后的所述多晶硅栅组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型导通区和部分所述P阱、且被所述多晶硅栅所垂直覆盖的所述P阱用于形成横向沟道；
[0025]步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶娃栅自对准；
[0026]步骤八、在形成了所述源区的所述硅片正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区和所述P阱相接触；
[0027]步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
[0028]步骤十、从硅片背面对所述硅片的衬底进行减薄；
[0029]步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区；
[0030]步骤十二、进行背面金属化形成所述MOSFET器件的漏极。
[0031]本发明提供的第二种制造方法是超级结沟槽栅MOSFET器件的制造方法，包括如下步骤:
[0032]步骤一、在硅片正面进行N型离子注入，并通过高温扩散，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层；
[0033]步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
[0034]步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
[0035]步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
[0036]在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层组成P型薄层，由P型薄层之间的所述N型扩散层组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层。
[0037]所述N型薄层和P型薄层需要实现电荷平衡，即所述N型薄层的N型载流子总数和其邻近的所述P型薄层的P型载流子总数的差值的绝对值小于所述N型薄层的N型载流子总数的10%，也小于所述P型薄层的P型载流子总数的10% ;
[0038]步骤五、采用光刻刻蚀工艺形成沟槽，沟槽位于PN薄层区层的N型薄层区中，淀积栅介质膜，之后淀积多晶硅栅将沟槽完全填充，之后通过回刻形成多晶硅栅结构；
[0039]步骤六、在各所述P型薄层的顶部形成P讲，各所述P阱还延伸到部分所述N型薄层顶部；被所述多晶硅栅所垂直覆盖的所述P阱用于形成纵向沟道；
[0040]步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶娃栅自对准；
[0041]步骤八、在形成了所述源区的所述硅片正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区和所述P阱相接触；
[0042]步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
[0043]步骤十、从硅片背面对所述硅片的衬底进行减薄；
[0044]步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区；
[0045]步骤十二、进行背面金属化形成所述MOSFET器件的漏极。
[0046]进一步改进是，所述第一种制造方法和第二种制造方法中步骤^--中的退火工艺中至少包括一次激光退火。采用激光退火工艺可以在硅片背面局部得到高于900摄氏度以上的温度而同时硅片表面的温度较低，不会对正面的金属造成影响，从而使得背面注入的杂质得到高的激活率，减小了器件背面注入的剂量并提高了器件的性能。
[0047]进一步改进是，所述第一种制造方法和第二种制造方法中，步骤一中的扩散工艺的温度高于1100摄氏度。采用高温退火，可以得到厚的N型薄层区，例如采用1200摄氏度10小时的退火，可以得到约20-25微米的N型薄层区层的厚度。
【附图说明】
[0048]下面结合附图和【具体实施方式】对本发明作进一步详细的说明，通过阅读以下附图对非限制实施例所做的详细描述，本发明及其特征，外形和优点变得更加明显。在全部附图中相同的标示表示相同的部分。附图只是示意图，也并未按照比例绘制，重点在于表示出本发明的主旨:
[0049]图1-1是现有超级结器件俯视图一；
[0050]图1-2是现有超级结器件俯视图二 ；
[0051]图2-1现有技术的器件电荷流动区剖面图
[0052]图2-2现有技术电荷流动区的N型区杂质浓度的纵向分布图
[0053]图3-图8是本发明实施例一超级结器件的制造方法部分步骤的器件电荷流动区剖面图；
[0054]图9-图10是本发明实施例二超级结器件的制造方法的部分步骤的器件电荷流动区剖面图；
[0055]图11是本发明实施例三超级结器件的电荷流动区剖面图；
[0056]图12-1是本发明实施例中超级结器件电荷流动区的N型区的杂质浓度的纵向分布图；
[0057]图12-2是本发明实施例中超级结器件在阻断状态下电荷流动区的N型区的纵向电场强度的分布图；
【具体实施方式】
[0058]如图1-1所示，是现有超级结器件的俯视图一。在俯视图上，超级结器件可以分为I区、2区和3区。I区为超级结器件的中间区域，为电流流动区，所述电流流动区包含交替排列的P型区域25和N型区域，所述P型区域25也即形成于所述电流流动区中的P型薄层、所述N型区域也即形成于所述电流流动区中的N型薄层；在导通状态下，所述N型区域提供电流的的通路(电流由源极经过沟道到达并经过N型薄区域到达漏极)，而所述P型区域25是在阻断状态下与所述N型区域形成耗尽区一起承受电压。2区和3区为所述超级结器件的终端保护结构区域，在器件导通时所述终端保护结构不提供电流通路，在阻断状态用于承担从I区外周单元即外周P型区域25的表面到器件最外端表面衬底的横向电压和从I区外周单元表面到硅片衬底的纵向电压。2区中有至少一个P型环24，图1-1中为一个P型环24，该P型环24 —般与I区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的多晶场板片和金属场板，以及P型柱23 ;2区中也可以不设置所述金属场板。3区是由P型柱23与由N型硅外延层组成的N型柱交替形成的电压承担区，其上有介质膜，所述P型柱23也即形成于所述终端保护结构中的P型薄层、所述N型柱也即形成于所述终端保护结构中的N型薄层；3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环24也可以没有，有P型环24时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有沟道截止环21，所述沟道截止环21由N+(高浓度N型离子)注入区或N+注入区再加形成于其上的介质或介质加上金属构成；由图1-1可以看出，所述电流流动区的单元结构即所述P型区域25和N型区域都为条形结构；所述终端保护结构环绕于所述电流流动区的外周且所述P型环24、所述P型柱23和所述沟道截止环21都呈四方形的环状结构，环状结构可以是四方形的四角是直角的环状结构，也可以是四方形的四角有圆弧的环状结构。
[0059]如图1-2所示，是现有超级结器件的俯视图二，和如图1-1所示的器件不同之处在于，在所述电流流动区的单元结构即所述P型区域25和N型区域都为四方形结构，即由四方形的所述P型区域25和N型区域在二维方向上整齐排列组成所述电流流动区的单元阵列。所述P型区域25和N型区域也能为六边形、八边形和其它形状，所述P型区域25和N型区域的排列方式也能在X和Y方向进行一定的错位；只要保证整个排列是按一定的规则，进行重复出现就可以。
[0060]现有超级结MOSFET器件中(图2_1是电流流动区的剖面示意图)，在电流流动区的N型薄层上方都形成有MOSFET器件单元，电流流动区的N型薄层3、P型薄层4和MOSFET器件单元完全重复，例如对一个击穿电压为600V即BVds-600V的器件为例:器件的N+硅片衬底I是均匀掺杂的，电阻率为0.001-0.003欧姆?厘米，在N+衬底I上淀积厚度为45微米，电阻率为0.5欧姆.厘米?5欧姆.厘米的均匀掺杂的N型外延硅层；之后形成沟槽，在沟槽中填充P型外延硅层4，P型外延硅层4可以是沿纵向均匀掺杂的，也可以是沿纵向变化掺杂的，这样沟槽刻蚀后留下N型薄层3和外延填充的P型薄层4就构成了超级结器件的交替的PN薄层；在电流流动区中，除了接近器件终端的区域，可能因为终端设计和工艺造成一些不同外，所有的器件单元是一致的，在横向上，PN薄层的结构是完全重复的。PN薄层的下方，有一个包括过渡区(在N+衬底上淀积N型外延层后，N型杂质浓度变化的区域)的外延层3-1，外延层3-1的一部分电阻率等于PN薄层中的N型外延电阻率，一部分(过渡区)电阻率是变化的，低于PN薄层中的N型外延电阻率，PN薄层和外延层3-1共同承担阻断电压。在外延层3-1之下，有一个N+衬底，厚度一般为100-150微米。沿着图2-1所示的BB’方向，N型导通区中杂质浓度的分布示意图如图2-2所示。
[0061]为了制造现有的器件结构，其制造方法中，一方面需要在高杂质浓度的N+硅片衬底I上淀积N型外延之后，再在N型外延层中形成沟槽，之后形成P型薄层，由于高压器件所需的外延层很厚(600-1000伏的阻断电压，需要的外延层厚度在45-100微米)，使器件的成本很高；另一方面，在外延淀积完成之后PN薄层和其下的与N薄层共同承担阻断电压，这两者的厚度之和(如图2_1所不的3的厚度和3_1的厚度之和)已固定，在外延淀积之后的沟槽刻蚀和沟槽填充之后，由于沟槽深度在硅片之内，硅片-硅片之间，批次和批次之间有一定的变化(一般在+/-2%?10% )，沟槽填充的外延层的厚度就可以发生变化，即PN薄层厚度有一定的变化(N型外延层3-1的厚度也随之变化:PN薄层变厚，N型外延层3-1减薄；PN薄层变薄，N型外延层3-1变厚)，这会影响器件的反向击穿电压和抗冲击能力，特别是当外延层3-1太薄时，可能使器件的抗冲击能力和抗电磁干扰能力受到影响，从而使器件的可靠性成为问题。
[0062]为解决上述技术问题，本发明提供的超级结器件形成于N型硅片衬底上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；所述电流流动区在垂直方向包括至少三段结构，第一段是PN薄层区层，由交替排列的N型薄层和P型薄层构成，N型薄层电阻率低于硅片衬底的电阻率，P型薄层电阻率的设定要保证交替排列的N型薄层和P型薄层实现电荷平衡，第一段中的N型薄层是通过离子注入和扩散工艺实现的；第二段是N型漂移区层，其电阻率等于硅片衬底电阻率；第三段是N型欧姆接触区层，所述N型欧姆接触区层电阻率低于所述N型漂移区的电阻率，并包含一个电阻率小于等于硅片衬底电阻率的1/100的接触区。
[0063]器件的第一段的PN薄层区层中，通过采用离子注入和扩散来得到需要的低电阻率(高杂质掺杂浓度)的N薄层，以便降低器件的导通电阻，而不采用在普通的高浓度衬底上淀积外延(一次淀积或多次淀积)来作为N薄层，降低了器件的制造成本。该段区域的高杂质掺杂浓度的N型薄层，与之后形成的P型薄层形成交替排列的PN薄层区层，在器件处于阻断状态下P型薄层和N型薄层互相耗尽，在合适的电荷平衡的条件下，使得该段区域所能承担的阻断电压不受N薄层中杂质浓度的限制，从而可以同时得到高的阻断电压和低的导通电阻。
[0064]第二段的N型漂移区层，其电阻率等于硅片衬底电阻率，第二段的N型漂移区层和第一段的PN薄层区层共同承担器件的阻断电压，第二段的N型漂移区层的厚度是对器件的抗冲击能力和抗电磁干扰能力的决定因素之一。第二段的N型漂移区的厚度由硅片背面减薄工艺决定，因此需要的第二段的N型漂移区的厚度可以根据已经形成的PN薄层的厚度的数据进行计算，并通过调整硅片背面减薄工艺来实现，这样可以按照器件的需求，得到需要的器件的反向击穿电压，或得到需要的抗冲击能力和抗电磁干扰能力，解决了现有技术中耐电流冲击能力一致性不好的问题和现有技术中带来的抗冲击能力不够和抗电磁干扰不够等可靠性问题。
[0065]第三段的N型欧姆接触区层，将与背面金属形成欧姆接触，因此其接触金属的区域必须具有高于I X 1019atoms/cm3的杂质浓度，而高压超级结器件的N型娃片衬底的浓度一般低于lX1015atomS/Cm3，因此其接触金属的区域电阻率会小于等于硅片衬底电阻率的1/100.该N型欧姆接触区层可以通过离子注入和退火工艺形成，其离子注入可以是一次或多次离子注入形成，采用多次离子注入时，通过一次高能量和相对小的注入剂量的工艺，可以与N型漂移区层之间形成一个具有一定厚度的杂质浓度缓慢变化的区域，进一步改善器件的抗冲击能力和抗电磁干扰能力，而低能量高剂量的注入即可以形成一个与金属接触的高杂质浓度区。
[0066]进一步的改进是，所述N型欧姆接触区层与所述N型漂移区层之间的过渡区的厚度为0.2-3微米，当过渡区达到I微米以上时，就会改善器件的抗冲击能力和抗电磁干扰能力，该过渡区的厚度越大，器件的抗冲击能力和抗电磁干扰能力越强。该过渡区的宽度可以通过离子注入的能量来调整。
[0067]进一步的改进是，所述PN薄层区层的P型区可以是通过离子注入和退火工艺来制造的，也可以是通过沟槽填充的工艺制造。通过离子注入和退火工艺来制造时，该PN薄层的厚度一般在10微米之内，但制造成本低；在采用沟槽填充工艺制造时，对PN薄层区的厚度没有限制。
[0068]进一步的改进是，所述PN薄层区层中，P型薄层的P型载流子总数多于N型薄层的N型载流子总数，P型薄层的P型载流子总数与N型薄层的N型载流子总数的差小于N型薄层型载流子总数的10% ;由于PN薄层之下有一个较厚的N型漂移区层，PN薄层区中P型薄层的P型载流子比N型薄层的N型载流子多出的部分可以与N型漂移区中的N型载流子进行耗尽，减少P阱-N薄层结处的P型阱区的耗尽厚度，也减小了 P阱-N薄层结处的电场强度，可以提高器件的击穿电压。但P型薄层的P型载流子总数也不能太大，太大会导致PN薄层区中横向电场和局部电场加大，导致漏电增大等问题。
[0069]进一步的改进是，所述PN薄层区层的厚度大于10微米；PN薄层保持一定的厚度，以得到较好的减小导通电阻的效果。
[0070]进一步的改进是，所述N型漂移区层厚度大于10微米#型漂移区层保持一定的厚度，以增强器件的抗冲击能力和抗电磁干扰能力。
[0071]如图3至图8所示，是本发明实施例一超级结器件的制造方法各步骤中的器件电流流动区剖面图；本发明实施例一超级结器件的制造方法的所述超级结器件为反向击穿电压600伏的超级结平面栅MOSFET器件，包括如下步骤:
[0072]步骤一、在硅片衬底I’(图3所示)正面淀积薄的介质膜，进行N型离子注入，并通过高温扩散，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层；(图4所示)
[0073]衬底I’的厚度可以为700-750微米(对8英寸硅片)，衬底I’的电阻率需要根据器件的反向击穿电压的要求，并考虑器件中PN薄层的厚度来选择。对于固定的器件反向击穿电压的要求，当PN薄层厚度加大时，衬底的电阻率可以下降；iPN薄层的厚度减少时，该衬底的电阻率需要增加；对600伏的击穿电压的要求，一般可以选择其电阻率在5-20欧姆.厘米。
[0074]淀积的介质膜用于减小离子注入时对硅片的损伤，一般厚度到20-300埃就可满足要求。
[0075]离子注入杂质可采用磷，可以采用能量从200KeV到3MeV的一次注入或多次注入，注入剂量为2X 1012atoms/cm2-l X 1013atoms/cm2.高温扩散的温度为高于1100摄氏度，可以为1200摄氏度，时间为8-20小时。
[0076]经过上面的工艺，可以得到一个电阻率在4.5欧姆.厘米到I欧姆.厘米，厚度Tl’为15-35微米的N型扩散层，该N型扩散层杂质浓度有一定的变化，如图12-1中C2D2到ClDl之间的区域，在靠近硅片正面的区域杂质浓度较高，在靠近N型硅片衬底的区域，该N型薄层区有一个厚度为Tt的浓度逐步变低的区域。
[0077]步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
[0078]步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
[0079]步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
[0080]在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层4组成P型薄层，由P型薄层之间的所述N型扩散层3组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层，如图5所示。
[0081]所述N型薄层和P型薄层需要实现电荷平衡，即所述N型薄层的N型载流子总数和其邻近的所述P型薄层的P型载流子总数的差值的绝对值小于所述N型薄层的N型载流子总数的10%，也小于所述P型薄层的P型载流子总数的10% ;如图5所示的虚线框中为一个重复单元的P-N，即电荷平衡的要求需要保证该框中P型区4中的P型载流子总数和该框中N型区3中N型载流子总数的差的绝对值既小于N型薄该框中3中N型载流子总数的10%，也小于该框中4的P型载流子总数的10%.这样的要求，保证了能得到较高的器件的击穿电压。
[0082]步骤五、在各所述P型薄层4的顶部形成P阱7，各所述P阱7还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区；P阱的注入可以采用硼，或氟化硼，并经过退火形成，其注入剂量的选择要满足器件的阈值电压的要求，一般注入剂量在I X 1012atoms/cm2-l X 1013atoms/cm2的水平。如图6所示
[0083]步骤六、依次淀积栅介质层5和多晶硅栅6，采用光刻刻蚀工艺对所述多晶硅栅进行刻蚀，由所述栅介质层5和刻蚀后的所述多晶硅栅6组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型导通区和部分所述P阱7、被所述多晶硅栅所垂直覆盖的所述P阱用于形成横向沟道；栅介质膜一般是二氧化硅，厚度500-1000埃，多晶硅厚度一般是4000-8000埃，一般是N型掺杂的。如图6所示
[0084]步骤七、进行N+离子注入形成源区8 ;所述源区形成于所述P阱7顶部并和所述多晶硅栅6自对准；N+离子注入可以是磷或者砷，或它们的组合，注入剂量一般可设定为5 X 1015atoms/cm2，如图 6 所不
[0085]步骤八、在形成了所述源区的所述硅片正面形成层间膜10 ;采用光刻刻蚀工艺形成接触孔11，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区9和所述P阱7相接触；
[0086]层间膜可以是氧化硅膜，厚度6000-10000 ±矣，P+离子注入一般采用硼注入。如图6所示
[0087]步骤九、淀积正面金属12并对所述正面金属进行光刻刻蚀分别形成源极和栅极；如图6所示
[0088]步骤十、从硅片背面对所述硅片的衬底进行减薄；减薄后的厚度，按照器件击穿电压的要求进行设定。如图7，对600伏的击穿电压的器件，承担电压的区域(PN薄层区层和N型漂移区层的厚度之和)一般设定在50-60微米。
[0089]这里减薄的厚度，可以更加需要的N型漂移区的厚度进行调整。以厚度需要的器件特性。
[0090]步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区；如图7，N型离子注入可以注入磷或者砷，浓度在5X 1015atomS/cm2的水平，注入能量可以在400-800Kev，保证N+的结深T3在0.5微米以上。也可以采用多次注入，如注入一次能量可以在400KeV，5X 1015atoms/cm2的N型杂质(可以是磷或者砷)和一次能量在lMeV_3MeV，剂量在5 X 10natoms/cm2-5 X 1012atoms/cm2的磷，高能注入的磷经过退火之后形成一个较厚的过渡区，如图12-1所示，其中厚度T3的N型接触区中的杂质浓度变化区的厚度越大，器件的耐电流冲击能力就越高。
[0091]步骤十二、进行背面金属化形成所述MOSFET器件的漏极。背面金属厚度0.5_2微米，可以是钛，镍，银或它们的组合，也可以是其他金属。如图8所示
[0092]这样，获得的超级结器件的电流流动区的剖面图如图8所示；所述电流流动区在垂直方向包括至少三段结构，第一段是PN薄层区层，如图8中的第一段(C2’D2’-C1D1)所示，该段是步骤四之后形成的PN薄层区(图5中厚度为Tl’)除去了步骤五形成的P型阱和与P型阱水平排列的N型导通区之后得到。第一段的所述PN薄层区层由交替排列的N型薄层和P型薄层构成，N型薄层电阻率低于硅片衬底的电阻率，P型薄层电阻率的设定要保证交替排列的N型薄层和P型薄层实现电荷平衡，第一段中的N型薄层是通过离子注入和扩散工艺实现的；第二段是N型漂移区层，如图8中的第二段所示(C1D1-C4D4)，其电阻率等于硅片衬底电阻率；第三段是N型欧姆接触区层，如图8中的第三段所示(C4D4-C3D3)，所述N型欧姆接触区层电阻率低于所述N型漂移区的电阻率，并包含一个电阻率小于等于硅片衬底电阻率的1/100的接触区。沿图8中AA’方向，该三段的N型区中杂质浓度的分布如图12-1所示，厚度为Tl的区域属于第一段，它由离子注入和退火工艺实现，它包含一个杂质浓度逐步减小的区域，厚度为Tt ;厚度为T2的区域属于第二段，它包含一个杂质浓度等于硅片衬底浓度的区域；厚度为T3的区域属于第三段，它包含一个杂质浓度高于等于硅片衬底浓度100倍的区域，并包含一个杂质浓度逐步变化的区域。
[0093]在图8的器件结构中，当器件处于阻断状态时(栅极，源极和P型阱接到O电位，漏极13接高压)，第一段的PN薄层在较低的反向偏压下进行了横向耗尽(N薄层之上的，栅极之下的N型区域的载流子也与横向的P阱进行了横向耗尽)，随着漏极电压的增加，先是第一段中PN薄层横向耗尽，之后耗尽层在第二段的N型漂移区层扩展，击穿发生时耗尽区可以在N型漂移区层之内，也可以穿通了 N型漂移区层。击穿发生时耗尽区在N型漂移区层之内时，击穿电压的值是如图12-2中是梯形OEWG的面积；击穿发生时耗尽区穿通了 N型漂移区层，击穿电压的值是如图12-2中梯形OEWHQ的面积。从上面示意图中可以看到，当后一种情况发生时，器件可以承受更高的阻断电压，因此可以采用更薄的第一段和第二段的厚度来获得同样的阻断电压，从而改善器件的导通电阻；而在前一种情况下，由于发生击穿时漂移区层尚未耗尽，器件的耐电流冲击能力会提高，抗电磁干扰能力会提高，从而提高了器件和可靠性。
[0094]在上述的器件结构中，如果需要获得很低的导通电阻和较好的抗冲击能力和抗电磁干扰能力时，就可以采用下面的方法:增加PN薄层区层的厚度，同时减少N型漂移区层的厚度；需要提供器件高的耐电流冲击能力抗和电磁干扰能力时，就可以减少PN薄层区层的厚度，增加N型漂移区层的厚度；当需要得到最低的导通电阻，而对器件的耐电流冲击能力抗和电磁干扰能力要求很低时，就可以采用最厚的PN薄层层，减少N性漂移区层的厚度甚至到O。采用上面的方法时，器件的排版不需要改变，制造工艺的流程不需要改变，只需要改变PN薄层区的形成制造工艺和之后的硅片背面减薄工艺，因此可以利用同样的器件设计(同样的版图)，得到满足不同需求的器件性能，提高了器件设计的效率。
[0095]进一步的改进是，所述N型欧姆接触区层与所述N型漂移区层之间的过渡区的厚度为0.2-3微米，过渡区的厚度越大，器件的抗电磁干扰能力和抗冲击能力越强。采用高能量的磷离子注入，可以得到深的N型过渡区。
[0096]进一步的改进是，所述PN薄层区层的P型区可以是通过离子注入和退火工艺来制造的，也可以是通过沟槽填充的工艺制造。通过离子注入和退火工艺来制造时，该PN薄层的厚度一般在10微米之内，但制造成本低；在采用沟槽填充工艺制造时，对PN薄层区的厚度没有限制。
[0097]进一步的改进是，所述PN薄层区层中，P型薄层的P型载流子总数多于N型薄层的N型载流子总数，P型薄层的P型载流子总数与N型薄层的N型载流子总数的差小于N型薄层型载流子总数的10% ;由于PN薄层之下有一个较厚的N型漂移区层，PN薄层区中P型薄层的P型载流子比N型薄层的N型载流子多出的部分可以与N型漂移区中的N型载流子进行耗尽，减少P阱-N薄层结处的P型阱区的耗尽厚度，也减小了 P阱-N薄层结处的电场强度，可以提高器件的击穿电压。但P型区的载流子总数也不能太大，太大会导致PN薄层区中横向电场加大，导致漏电增大和反向击穿电压下降等问题。
[0098]进一步的改进是，所述PN薄层区层的厚度大于10微米；PN薄层保持一定的厚度，以得到较好的减小导通电阻的效果。
[0099]进一步的改进是，所述N型漂移区层厚度大于10微米#型漂移区层保持一定的厚度，以增强器件的抗电磁干扰能力和抗冲击能力。
[0100]器件的第一段的PN薄层区层中，通过采用离子注入和扩散来得到需要的低电阻率(高杂质掺杂浓度)的N薄层，以便降低器件的导通电阻，而不采用在普通的高浓度衬底上淀积外延(一次淀积或多次淀积)来作为N薄层，降低了器件的制造成本。该段高杂质掺杂浓度的区域，与之后形成的P型薄层形成交替排列的PN薄层区层，在器件处于阻断状态下P型薄层和N型薄层互相耗尽，在合适的电荷平衡的条件下，使得该段区域所能承担的阻断电压不受N薄层中杂质浓度的限制，从而可以同时得到高的阻断电压和低的导通电阻。[0101 ] 第二段的N型漂移区层，其电阻率等于硅片衬底电阻率，第二段的N型漂移区层和第一段的PN薄层区层共同承担器件的阻断电压。第二段的N型漂移区由于没有横向的P薄层来提供补偿电荷，因此杂质掺杂浓度有一定的限制。如图12-2中，纵向电场强度在第一段的PN薄层区层近似是平的，从第二段的N型漂移区层的纵向电场强度是逐步减小的，该电场强度分布下的面积，如OEWG的面积是该情况下器件承担的阻断电压，为了得到更好的抗电磁干扰能力和强的抗冲击能力，在器件设计时，一般保证击穿电压发生时，耗尽区不要展宽到超出N型漂移区的范围，因为如果此时耗尽区展开超出N型漂移区而接触到了低电阻率(高杂质掺杂浓度)的N型欧姆接触区层，器件的抗电磁干扰能力和抗冲击能力就可能明显下降。
[0102]第三段的N型欧姆接触区层，将与背面金属形成欧姆接触，因此其接触金属的区域必须具有高于I X 1019atomS/Cm3的杂质浓度，该N型欧姆接触区层可以通过离子注入和退火工艺形成，其离子注入可以是一次或多次离子注入形成，采用多次离子注入时，通过一次高能量和相对小的注入剂量的工艺，可以形成一个与N型漂移区层的杂质浓度差异不是很大的区域，进一步改善器件的抗电磁干扰能力和抗冲击能力。
[0103]对上述实施例一的制造方法的进一步的改进是:步骤^--中的退火工艺中至少包括一次激光退火。采用激光退火工艺可以在硅片背面局部得到高于900摄氏度以上的温度而同时硅片表面的温度较低，不会对正面的金属造成影响，从而使得背面注入的杂质得到高的激活率，减小了器件背面注入的剂量并提高了器件的性能。
[0104]对上述实施例一的制造方法的进一步的改进是:步骤一中的扩散工艺的温度高于1100摄氏度。采用高温扩散工艺，可以在较短的退火时间中得到厚的N型薄层区，例如采用1200摄氏度10小时的退火，可以得到约20-25微米的N型薄层区层的厚度。
[0105]如图9-10就是实施例二的超级结平面栅MOSFET器件的制造步骤(部分)示意图。
[0106]实施例二与实施例一不同的是，实施例一中采用步骤二，步骤三，步骤四来形成P型外延层；在实施例二中采用P型离子注入形成，P型离子注入后可以直接进行退火，也可以共用之后的P阱和其他工艺的高温过程进行P型薄层的退火和扩散，形成的P型薄层如图9中的4’。对应的超级结平面栅MOSFET器件剖面图如图10所示.
[0107]如图11就是实施例三的超级结沟槽栅MOSFET器件的器件结构示意图。与实施例一不同的是，实施例三采用了沟槽栅MOSFET的结构。其制造步骤如下:
[0108]步骤一、在硅片衬底I’(图3所示)正面淀积薄的介质膜，进行N型离子注入，并通过高温退火，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层；(图4所示)
[0109]步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
[0110]步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
[0111]步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
[0112]在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层4组成P型薄层，由P型薄层之间的所述N型扩散层3组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层。如图5所示
[0113]步骤五、采用光刻刻蚀工艺形成沟槽，沟槽位于PN薄层区的N型薄层区3中，淀积栅介质膜5，之后淀积多晶硅栅6将沟槽完全填充，之后回刻形成多晶硅栅结构；沟槽深度一般2-4微米，栅介质膜一般是二氧化硅，厚度500-1000埃，多晶硅一般是N型掺杂的。(如图11所示)
[0114]步骤六、在各所述P型薄层的顶部形成P阱7，各所述P阱7还延伸到部分所述N型薄层顶部；被所述多晶硅栅所垂直覆盖的所述P阱用于形成纵向沟道斤阱的注入可以采用硼，或氟化硼，并经过退火形成，其注入剂量的选择要满足器件的阈值电压的要求，一般注入剂量在IX 1012atoms/cm2-l X 1013atoms/cm2的水平。(如图11所示)
[0115]步骤七、进行N+离子注入形成源区8 ;所述源区形成于所述P阱7顶部并和所述多晶硅栅6自对准；(如图11所示)
[0116]步骤八、在形成了所述源区的所述硅片正面形成层间膜10 ;采用光刻刻蚀工艺形成接触孔11，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区9和所述P阱7相接触；
[0117]步骤九、淀积正面金属12并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
[0118]步骤十、从硅片背面对所述硅片的衬底进行减薄；
[0119]步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区；
[0120]步骤十二、进行背面金属化形成所述MOSFET器件的漏极。如图11所示
[0121]上述实施例三的参数的选取，除了沟槽栅的不同之外，基本可以参考实施例一的参数进行制造。
[0122]对上述实施例三的制造方法的进一步的改进是:步骤^--中的退火工艺中至少包括一次激光退火。采用激光退火工艺可以在硅片背面局部得到高于900摄氏度以上的温度而同时硅片表面的温度不高，不会对正面的金属造成影响，从而使得背面注入的杂质得到高的激活率，减小了器件背面注入的剂量并提高了器件的性能。
[0123]对上述实施例三的制造方法的进一步的改进是:步骤一中的扩散工艺的温度高于1100摄氏度。采用高温扩散，可以在较短的退火时间中得到厚的N型薄层区，例如采用1200摄氏度10小时的扩散，可以得到约20-25微米的N型薄层区层的厚度。
[0124]上述的实施例一，实施例二和实施例三中，N型漂移区层的厚度是由背面减薄工艺决定的，在制造方法的步骤中，该背面减薄工艺是在PN薄层形成之后，因此，由于工艺的变化在造成PN薄层的厚度发生变化时，为了保证器件得到需要的特性，例如击穿电压和耐电流冲击能力，就可以调整减薄工艺，来获得需要的N型漂移区的厚度来得到补偿。例如如果PN薄层区层厚度太厚，但为了保持器件的耐电流冲击能力，N型漂移区层的厚度还需要保持一致，那么就可以调整减薄工艺来实现。这克服了现有工艺在该方面的缺陷:例如在现有工艺中，在外延淀积完成之后PN薄层和其下的与PN薄层共同承担阻断电压的N型区的厚度之和(如图2-1所示的3的厚度和3-1的厚度之和)已固定，当之后的PN薄层3 (例如由于沟槽刻蚀，刻蚀深度多了 2% -10% )厚度变厚3-5微米，这时对耐电流冲击能力很关键的N型外延层(如图3中的3’)厚度就会减小3-5微米(一般该N型外延层厚度5-10微米)，就会造成器件的耐电流冲击能力明显变差。
[0125]上述实施例中N型和P型互相替换，就得到了超级结PM0SFET器件，是完全对称的。
[0126]上述实施例中仅列举了超级结MOSFET器件，本发明实施例的三段结构同样适用于具有超级结结构的其他功率器件中。例如同样适用于超级结高压二极管等高压器件。在超级结P+N 二极管中，三段结构与MOSFET的三段机构一致；
[0127]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种超级结器件，所述超级结器件形成于N型硅片衬底上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；其特征在于: 所述电流流动区在垂直方向包括至少三段结构，第一段是PN薄层区层，由交替排列的N型薄层和P型薄层构成，N型薄层电阻率低于硅片衬底的电阻率，P型薄层电阻率的设定要保证交替排列的N型薄层和P型薄层实现电荷平衡，第一段中的N型薄层是通过离子注入和扩散工艺实现的；第二段是N型漂移区层，其电阻率等于硅片衬底电阻率；第三段是N型欧姆接触区层，所述N型欧姆接触区层电阻率低于所述N型漂移区的电阻率，并包含一个电阻率小于等于硅片衬底电阻率的1/100的接触区。2.如权利要求1所述的超级结器件，其特征在于:所述N型欧姆接触区层与所述N型漂移区层之间的过渡区的厚度为0.2-3微米。3.如权利要求1所述的超级结器件，其特征在于:所述PN薄层区层的P型区可以是通过离子注入和退火工艺来制造的，也可以是通过沟槽填充的工艺制造。4.如权利要求1所述的超级结器件，其特征在于:所述PN薄层区层中，P型薄层的P型载流子总数多于N型薄层的N型载流子总数，P型薄层的P型载流子总数与N型薄层的N型载流子总数的差小于N型薄层型载流子总数的10%。5.如权利要求1所述的超级结器件，其特征在于:所述PN薄层区层的厚度大于10微米。6.如权利要求1所述的超级结器件，其特征在于:所述N型漂移区层厚度大于10微米。7.一种超级结器件的制造方法，所述超级结器件为超级结平面栅MOSFET器件，其特征在于，包括如下步骤: 步骤一、在硅片正面进行N型离子注入，并通过高温扩散，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层； 步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模； 步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留； 步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除； 在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层组成P型薄层，由P型薄层之间的所述N型扩散层组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层。 所述N型薄层和P型薄层需要实现电荷平衡，即所述N型薄层的N型载流子总数和其邻近的所述P型薄层的P型载流子总数的差值的绝对值小于所述N型薄层的N型载流子总数的10%，也小于所述P型薄层的P型载流子总数的10% ; 步骤五、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区； 步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺对所述多晶硅栅进行刻蚀，由所述栅介质层和刻蚀后的所述多晶硅栅组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型导通区和部分所述P阱、被所述多晶硅栅所垂直覆盖的所述P阱用于形成横向沟道； 步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准； 步骤八、在形成了所述源区的所述硅片正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区和所述P阱相接触； 步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极； 步骤十、从硅片背面对所述硅片的衬底进行减薄； 步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区； 步骤十二、进行背面金属化形成所述MOSFET器件的漏极。8.一种超级结器件的制造方法，所述超级结器件为超级结沟槽栅MOSFET器件，其特征在于，包括如下步骤: 步骤一、在硅片正面进行N型离子注入，并通过高温扩散，形成一个电阻率低于N型硅片衬底电阻率的N型扩散层； 步骤二、在硅片正面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模； 步骤三、以所述沟槽图形掩模为掩模对所述硅片进行刻蚀形成多个沟槽；在所述电流流动区中，各所述沟槽之间的所述N型扩散层呈薄层结构；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留； 步骤四、在所述硅片正面淀积P型硅外延层，所述P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除； 在所述电流流动区中，由填充于所述沟槽中的所述P型硅外延层组成P型薄层，由P型薄层之间的所述N型扩散层组成N型薄层，交替排列的N型薄层和P型薄层构成所述PN薄层区层。 所述N型薄层和P型薄层需要实现电荷平衡，即所述N型薄层的N型载流子总数和其邻近的所述P型薄层的P型载流子总数的差值的绝对值小于所述N型薄层的N型载流子总数的10%，也小于所述P型薄层的P型载流子总数的10% ; 步骤五、采用光刻刻蚀工艺形成沟槽，沟槽位于PN薄层区的N型薄层区中，淀积栅介质膜，之后淀积多晶硅栅将沟槽完全填充，之后回刻形成多晶硅栅结构； 步骤六、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；被所述多晶硅栅所垂直覆盖的所述P阱用于形成纵向沟道； 步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准； 步骤八、在形成了所述源区的所述硅片正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部之下，所述P阱引出区和所述P阱相接触； 步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极； 步骤十、从硅片背面对所述硅片的衬底进行减薄； 步骤十一、进行背面离子注入和退火形成所述N型欧姆接触区层，构成了所述MOSFET器件的漏区； 步骤十二、进行背面金属化形成所述MOSFET器件的漏极。9.如权利要求7和权利要求8所述的超级结器件的制造方法，其特征在于:步骤十一中的退火工艺中至少包括一次激光退火。10.如权利要求7和权利要求8的超级结器件的制造方法，其特征在于:步骤一中的高温扩散工艺的温度高于1100摄氏度。
【文档编号】H01L21/336GK105895689SQ201510086189
【公开日】2016年8月24日
【申请日】2015年2月16日
【发明人】肖胜安
【申请人】肖胜安