具有延伸的栅极结构的半导体结构及其形成方法
【专利摘要】本发明提供了半导体结构及其形成方法。半导体结构包括衬底和形成在衬底上方的鳍结构。半导体结构进一步包括围绕鳍结构形成的隔离结构以及横跨鳍结构形成的栅极结构。此外，栅极结构包括形成在鳍结构上方的第一部分和形成在隔离结构上方的第二部分，并且栅极结构的第二部分包括延伸进隔离结构内的延伸部分。
【专利说明】
具有延伸的栅极结构的半导体结构及其形成方法
技术领域
[0001] 本发明涉及半导体领域，更具体地，涉及具有延伸的栅极结构的半导体结构及其 形成方法。
【背景技术】
[0002] 半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用 中。通常通过在半导体衬底上方顺序地沉积绝缘或介电层、导电层和半导体材料层以及使 用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。
[0003] 提高计算机的性能的重要驱动力之一是电路的较高的集成度。通过小型化或缩小 给定芯片上的器件尺寸来实现这种较高的集成度。公差在能够缩小芯片上的尺寸方面起到 了重要作用。
[0004] 然而，尽管现有的半导体制造工艺通常已经可以满足它们的预期目的，但是由于 继续按比例缩小器件，所以现有工艺已不能完全满足所有方面的要求。
【发明内容】
[0005] 根据本发明的一个方面，提供了一种半导体结构，包括：衬底；鳍结构，形成在衬 底上方；隔离结构，围绕鳍结构形成；以及栅极结构，横跨鳍结构形成，其中，栅极结构包括 形成在鳍结构上方的第一部分以及形成在隔离结构上方的第二部分，并且栅极结构的第二 部分包括延伸进隔离结构内的延伸部分。
[0006] 根据本发明的一个实施例，栅极结构的第二部分的延伸部分具有在约1〇Α至约 2000A范围内的厚度。
[0007] 根据本发明的一个实施例，进一步包括：间隔件，形成在栅极结构的第二部分的侧 壁上，其中，间隔件不延伸进隔离结构内。
[0008] 根据本发明的一个实施例，间隔件的底面不与隔离结构上方的栅极结构的第二部 分的底面齐平。
[0009] 根据本发明的一个实施例，间隔件具有第一高度，并且栅极结构的第二部分具有 大于第一高度的第二高度。
[0010] 根据本发明的一个实施例，介电层形成在间隔件下方且与栅极结构直接接触。 [0011] 根据本发明的一个实施例，栅极结构的第一部分具有第一宽度，并且栅极结构的 第二部分的延伸部分具有大于第一宽度的第二宽度。
[0012] 根据本发明的一个实施例，第一宽度和第二宽度之间的差在约3人至约200A的 范围内。
[0013] 根据本发明的一个实施例，栅极结构具有底面，底面基本齐平于或低于鳍结构的 底面。
[0014] 根据本发明的另一个方面，提供了一种半导体结构，包括：衬底；鳍结构，形成在 衬底上方；隔离结构，围绕鳍结构形成；栅极结构，横跨鳍结构形成且在隔离结构上方延 伸；以及间隔件，形成在栅极结构的侧壁上，其中，间隔件的形成在隔离结构上方的栅极结 构的侧壁上的部分具有第一高度，并且栅极结构形成在隔离结构上方的部分具有大于第一 高度的第二高度。
[0015] 根据本发明的一个实施例，第一高度和第二高度之间的差在约j 至约2000A 的范围内。
[0016] 根据本发明的一个实施例，介电层形成在间隔件下方且与栅极结构直接接触。
[0017] 根据本发明的一个实施例，栅极结构的形成在浅沟槽上方的部分包括延伸进隔离 结构内的延伸部分。
[0018] 根据本发明的一个实施例，延伸部分进一步延伸至间隔件下方的位置，使得栅极 结构的延伸部分的一部分与间隔件重叠。
[0019] 根据本发明的又一方面，提供了一种用于制造半导体结构的方法，包括：在衬底上 方形成鳍结构；围绕衬底上方的鳍结构形成隔离结构；形成横跨鳍结构的伪栅极结构；在 伪栅极结构的侧壁上形成间隔件；去除伪栅极结构以在间隔件之间形成沟槽；去除隔离结 构的一部分以形成延伸进隔离结构内的延伸沟槽；以及在延伸沟槽中形成栅极结构。
[0020] 根据本发明的一个实施例，位于隔离结构上方的间隔件具有第一高度并且位于隔 离结构上方的栅极结构具有大于第一高度的第二高度。
[0021] 根据本发明的一个实施例，进一步包括：在伪栅极结构和间隔件形成之前形成介 电层，使得伪栅极结构形成在介电层的第一部分上并且间隔件形成在介电层的第二部分 上；以及在去除伪栅极结构之后，去除介电层的第一部分，其中，介电层的第二部分与栅极 结构直接接触。
[0022] 根据本发明的一个实施例，进一步包括：在去除伪栅极结构之后去除第二部分的 一部分。
[0023] 根据本发明的一个实施例，延伸沟槽的一部分进一步延伸至间隔件下方的位置。
[0024] 根据本发明的一个实施例，在沟槽中形成栅极结构进一步包括：在沟槽的底面和 侧壁上方沉积栅极介电层；在栅极介电层上方沉积功函数金属层；以及在功函数金属层上 方沉积金属栅电极层。
【附图说明】
[0025] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚 地讨论，可以任意地增加或减小各种部件的尺寸。
[0026] 图1A至图1J是根据一些实施例的形成半导体结构的各个阶段的截面图。
[0027] 图2A至图2B是根据一些实施例的半导体结构的截面图。
[0028] 图3A至图3B是根据一些实施例的半导体结构的截面图。
【具体实施方式】
[0029] 下列发明提供了用于实现本发明的不同特征的不同实施例或实例。以下将描述部 件和布置的具体实例以简化本发明。当然，这些仅是实例，而不旨在限制。例如，在以下描述 中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例， 并且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部 件不直接接触的实施例。另外，本发明可以在各个实例中重复参考符号和/或字符。这种 重复用于简化和清楚的目的，并且其本身不表示所述各个实施例和/或配置之间的关系。
[0030] 此外，为便于描述，在此可使用诸如"在…之下"、"在…下方"、"下部"、"在…之上"、 "上部"等的空间相对术语，以描述如图中所示的一个元件或部件与另一个（或另一些）元 件或部件的关系。除图中所示的方位之外，空间相对术语旨在包括器件在使用或操作中的 不同方位。装置可以以其他方式定向（旋转90度或在其他方位），而本文使用的空间相对 描述符可以同样地作相应的解释。
[0031] 提供了半导体结构及其形成方法的实施例。半导体结构可包括通过"后栅极"工 艺形成的栅极结构。也就是说，先形成伪栅极结构之后由栅极结构代替伪栅极结构。在去 除伪栅极结构之后，还去除隔离结构的一部分，使得之后形成的栅极结构可延伸进隔离结 构内并且能够改善结构的性能。
[0032] 图1A至图1J是根据一些实施例的形成半导体结构100的各个阶段的截面图。如 图1A所示，根据一些实施例提供了衬底102。衬底102可以是诸如硅晶圆的半导体晶圆。 可选地或此外，衬底102可包括元素半导体材料、化合物半导体材料和/或合金半导体材 料。元素半导体材料的实例可以是，但不限于，晶体硅、多晶硅、非晶硅、锗和/或金刚石。化 合物半导体材料的实例可以是，但不限于，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或 铺化铟。合金半导体材料的实例可以是，但不限于，SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、 GalnP 和 / 或 GalnAsP。
[0033] 此外，衬底102可包括诸如掺杂区、层间介电（ILD)层、导电部件和/或隔离结构 的结构。此外，衬底102还可包括要被图案化的单个或多个材料层。例如，材料层可包括硅 层、介电层和/或掺杂的多晶硅层。
[0034] 如图1A所示，根据一些实施例，介电层104和掩模层106形成在衬底102上方，并 且光敏层108形成在掩模层104上方。介电层104可用作衬底102和掩模层106之间的粘 合层。此外，介电层104还可用作蚀刻掩模层106的蚀刻停止层。在一些实施例中，介电层 104由氧化硅制成。介电层104可通过使用热氧化工艺形成，但是在一些其他实施例中可使 用其他沉积工艺。
[0035] 在后续的光刻工艺期间，掩模层106可用作硬掩模。在一些实施例中，掩模层106 由氮化硅制成。掩模层106可通过使用低压化学汽相沉积（LPCVD)或等离子体增强化学汽 相沉积（PECVD)形成，但是在一些其他实施例中也可使用其他沉积工艺。
[0036] 接着，如图1B所示，根据一些实施例，通过光敏层108顺序地蚀刻掩模层106、介电 层104和衬底102形成鳍结构110。之后，去除光敏层108。
[0037] 如图1C所示，根据一些实施例，在形成鳍结构110之后，形成绝缘层112以覆盖衬 底102上方的鳍结构110。在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、氟掺 杂硅酸盐玻璃（FSG)或其他低K介电材料制成。绝缘层112可通过使用高密度等离子体 (HDP) CVD工艺形成，但是在其他实施例中可使用其他沉积工艺。
[0038] 接着，如图1D所示，根据一些实施例，凹进绝缘层112以在鳍结构110周围形成诸 如浅沟槽隔离结构的隔离结构114。可通过湿蚀刻工艺或干蚀刻工艺凹进绝缘层112。此 外，去除掩模层106和介电层104。
[0039] 之后，如图1E所示，根据一些实施例，形成介电层116以覆盖鳍结构110和隔离结 构114,并且伪栅极结构118形成在鳍结构110上方。
[0040] 在一些实施例中，介电层116由氮化硅、氧化硅、氮氧化硅或其他可用的介电材料 制成。可通过化学汽相沉积（CVD)、物理汽相沉积（PVD)、原子层沉积（ALD)、旋转涂覆或其 他适合的工艺形成介电层116。
[0041] 伪栅极结构118被形成为横跨鳍结构110并且伪栅极结构118在隔离结构114上 方延伸。在一些实施例中，伪栅极结构118由多晶硅制成。
[0042] 根据一些实施例，形成伪栅极结构118之后，在伪栅极结构118的侧壁上形成间隔 件120。如图1E所不，在介电层116的第一部分116a上形成伪栅极结构118,并且在介电 层116的第二部分116b上形成间隔件。
[0043] 因为在伪栅极结构118的侧壁上形成间隔件120,所以每个间隔件120具有与伪栅 极结构118的高度基本相等的第一高度氏。
[0044] 在一些实施例中，间隔件120由氮化硅、氧化硅、氮氧化硅、碳化硅或其他适合的 介电材料制成。间隔件120可包括单层或多层。
[0045] 接着，如1F所示，根据一些实施例，在鳍结构110中形成源极/漏极结构122。更 具体地，去除介电层116的未被伪栅极结构118和间隔件120覆盖的部分。如图1F所示， 在该步骤中未去除在伪栅极结构118下面的介电层116的第一部分116a和介电层118的 第二部分116b。在去除暴露的介电层116之后，凹进鳍结构110的邻近伪栅极结构118的 部分以在鳍结构110的两侧形成凹槽。接着，通过外延（印i)工艺在凹槽中生长应变材料。 此外，应变材料的晶格常数可不同于衬底102的晶格常数。在一些实施例中，源极/漏极结 构 122 包括 Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、ΙηΑΙΡ、InP 等。
[0046] 如图1G所示，根据一些实施例，形成源极/漏极结构122之后，在衬底102上方形 成接触蚀刻停止层（CESL) 124,并且在接触蚀刻停止层124上形成层间介电（ILD)层126。 在一些实施例中，接触蚀刻停止层124由氮化硅、氮氧化硅和/或其他适用材料制成。可通 过等离子体增强CVD、低压CVD、ALD或其他适用工艺形成接触蚀刻停止层124。
[0047] 层间介电层126可包括由多种介电材料制成的多层，多种介电材料诸如氧化硅、 氮化硅、氮氧化硅、磷硅酸盐玻璃（PSG)、硼磷硅酸盐玻璃（BPSG)、低k介电材料和/或其他 适用介电材料。低k介电材料的实例包括，但不限于，氟化硅玻璃（FSG)、碳掺杂氧化硅、非 晶氟化碳、聚对二甲苯、双对氯甲基苯（BCB)或聚酰亚胺。层间介电层126可通过化学汽相 沉积（CVD)、物理汽相沉积（PVD)、原子层沉积（ALD)、旋转涂覆或其他适用工艺形成。
[0048] 接着，根据一些实施例，在层间介电层126和接触蚀刻停止层124上实施抛光工艺 以暴露出伪栅极结构118的顶面。在一些实施例中，实施化学机械抛光（CMP)工艺，直到暴 露出伪栅极结构118的顶面。
[0049] 如图1H所示，根据一些实施例，在实施抛光工艺之后，去除伪栅极结构118,使得 形成沟槽128。在一些实施例中，通过实施干蚀刻工艺去除伪栅极结构118。在一些实施例 中，通过实施干蚀刻工艺和湿蚀刻工艺去除伪栅极结构118。如图1H所示，每个间隔件120 的底面基本与沟槽128的底面齐平。
[0050] 如图II所示，根据一些实施例，在去除伪栅极结构118之后，去除被沟槽128暴露 的介电层116的第一部分116a和位于介电层116的第一部分116a下方的隔离结构114的 上部分。在一些实施例中，通过第一蚀刻工艺去除介电层116的第一部分116a并且通过第 二蚀刻工艺去除隔离结构114的上部分。在一些实施例中，通过相同的蚀刻工艺去除介电 层116的第一部分116a和隔离结构114的上部分。
[0051] 如图II所示，因为去除了隔离结构114的上部分的部分，所以沟槽128进一步延 伸进隔离结构114内以形成延伸沟槽129,使得每个间隔件120的底面不齐平于（例如，高 于）延伸沟槽129的底面。
[0052] 如图1J所示，根据一些实施例，在去除隔离结构114的上部分以形成延伸沟槽129 之后，在延伸沟槽129中形成金属栅极结构130。在一些实施例中，金属栅极结构130包括 栅极介电层132、功函数金属层134和金属栅电极层136。
[0053] 在一些实施例中，栅极介电层132是由高k介电材料制成。高k介电材料的实 例可包括，但不限于，氧化铪（Hf0 2)、氧化铪娃（HfSiO)、氮氧化铪娃（HfSiON)、氧化铪 钽（HfTaO)、氧化铪钛（HfTiO)、氧化铪锆（HfZrO)、金属氧化物、金属氮化物、金属硅酸 盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、 娃酸错、铝酸错、氧化娃、氮化娃、氮氧化娃、氧化错、氧化钛、氧化铝或二氧化铪-氧化铝 (Hf0 2-Al203)合金。
[0054] 根据一些实施例，在栅极介电层132上方形成功函数金属层134。功函数金属层 134被定制为具有合适的功函数。例如，如果用于PM0S器件的P型功函数金属（P-金属）是 理想的，那么可使用TiN、WN或W。另一方面，如果用于NM0S器件的N型功函数金属（N-金 属）是理想的，那么可使用TiAl、TiAlN或TaCN。
[0055] 根据一些实施例，在功函数金属层134上方形成金属栅电极层136。在一些实 施例中，金属栅电极层136由诸如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、 TaSiN、TaCN、TiAl、TiAIN或其他适用材料的导电材料制成。栅极介电层132、功函数金属 层134和金属栅电极层136可通过任意适用工艺形成为任意适用厚度。
[0056] 应该注意，诸如衬垫层、界面层、晶种层、粘合层、阻挡层等的附加层可形成在栅极 介电层132、功函数金属层134和金属栅电极层136的上方和/或下方。此外，栅极介电层 132、功函数金属层134和金属栅电极层136可包括由各种材料制成的不止一个层。
[0057] 如图1J所示，金属栅极结构130被形成为横跨鳍结构110并且在隔离结构114上 方延伸。更具体地，金属栅极结构130包括形成在鳍结构110上方的第一部分130a和形成 在隔离结构114上方的第二部分130b。因为去除了隔离结构114的上部分，使得延伸沟槽 129可延伸进隔离结构114内，因此形成在延伸沟槽129上方的金属栅极结构130的第二部 分130b也延伸进隔离结构114内。因此，金属栅极结构130的第二部分130a具有大于间 隔件120的第一高度氏的第二高度Η 2。
[0058] 更具体地，第二部分130b包括延伸进隔离结构114内的延伸部分130c。延伸部 分130c的形成可扩大金属栅极结构130的有效面积和/或可用于调整半导体结构100的 电属性。如图1J所示，延伸部分130c具有厚度1\，其也可被限定为第一高度氏和第二高 度氏之间的差。在一些实施例中，延伸部分130c的厚度在约l〇A至约2000A之间的 范围内。尽管延伸部分130c的形成可扩大结构的有效面积，但是如果延伸部分130c太厚， 还可增加泄漏的风险。
[0059] 通过变化蚀刻隔离结构114的蚀刻时间可调整延伸部分130c的厚度?\。在一些 实施例中，延伸部分130c的厚度?\在约30Α至约300Α之间的范围内。在一些实施例中， 延伸部分130c的厚度?\在约30人至约800ΑΖ间的范围内。在一些实施例中，延伸部分 130c的厚度?\在约800Α个:约1200Α之间的范围内。在一些实施例中，延伸部分130c的 厚度?\在约1200A个:约1500A之间的范围内。在一些实施例中，延伸部分130c的厚度 在约1500A至约2000A之间的范围内。具有不同厚度的延伸部分130c可具有不同的 电属性，并且因此根据其应用可调整延伸部分130c的厚度?\。在一些实施例中，栅极结构 130的底面基本齐平于或低于鳍结构110的底面。可选地，栅极结构130的底面高于鳍结构 110的底面。
[0060] 图2Α至图2Β是根据一些实施例的形成半导体结构100'的各个阶段的截面图。用 于形成半导体结构100'的方法和材料与图1Α至图1J中所述的用于形成半导体结构100 的方法和材料相似或相同，但除了金属栅极结构的延伸部分进一步延伸到间隔件的下面。
[0061] 更具体地，实施图1Α至图1Η所示的工艺，并且此处不再重复细节。如图2Α所示， 根据一些实施例，在去除伪栅极结构118之后，通过蚀刻介电层116和隔离结构114,沟槽 128进一步延伸进隔离结构114内以形成延伸沟槽129'。
[0062] 与图II所不相似，去除被沟槽128暴露的介电层116的第一部分116a和位于介 电层116的第一部分116a下方的隔离结构114的上部分。此外，还去除位于间隔件120下 方的介电层116的第二部分116b和隔离结构114的一些部分。
[0063] 根据一些实施例，如图2A所示，在蚀刻工艺之后，延伸沟槽129'进一步延伸到间 隔件120下方，使得形成在延伸沟槽129'中的金属栅极结构130'也延伸至间隔件120下 方，如图2B所示。在一些实施例中，金属栅极结构130'与图1J所示的金属栅极130相似 且包括栅极介电层132、功函数金属层134和金属栅电极层136。
[0064] 如图2B所示，金属栅极结构130'被形成为横跨鳍结构110且延伸在隔离结构114 上方。更具体地，金属栅极结构130'包括形成在鳍结构110上方的第一部分130a'和形成 在隔离结构114上方的第二部分130b'。此外，第二部分130b'进一步包括延伸进隔离结构 114内且延伸至间隔件120下方的延伸部分130c'。
[0065] 更具体地，延伸部分130c'延伸至间隔件120下方的位置，使得延伸部分130c'的 一部分与间隔件120重叠。在一些实施例中，延伸部分130c'的与间隔件120重叠的部分 具有在约5盖至约100A之间范围内的宽度W'。延伸部分130c'延伸至间隔件120下方的 位置的形成能够扩大结构的有效面积。然而，如果宽度W'太大，也可增加桥接的风险。
[0066] 如图2B所示，延伸部分130c'的宽度大于形成在鳍结构110上方的金属栅极结构 130'的第一部分130a'的宽度。在一些实施例中，金属栅极结构130'的第一部分130a'具 有第一宽度W/，并且金属栅极结构130'的延伸部分130c'具有大于第一宽度W/的第二 宽度w 2'。在一些实施例中，第一宽度％ '和第二宽度w2'之间的差在约5 A至约200A之间 的范围内。通过改变延伸部分130c'的第二宽度W2'可调整电性能。然而，如果延伸部分 130c'的第二宽度W 2'太大，可增加泄漏的风险。
[0067] 与如图1J所示的相似，金属栅极结构130的第二部分130a'具有大于间隔件120 的第一高度Hi的第二高度Η 2'。此外，延伸部分130c'具有厚度T/，其还可限定为第一高 度氏'和第二高度Η2'之间的差。在一些实施例中，延伸部分130c'的厚度V所在范围与 上述延伸部分130c的厚度1\所在范围相似或相同。
[0068] 图3A至图3B是根据一些实施例的形成半导体结构100"的各个阶段的截面图。用 于形成半导体结构100"的方法和材料与上述用于形成半导体结构100和100'的方法和材 料相似或相同，除了在间隔件下方形成的介电层的第二部分被完全去除以及延伸部分延伸 至间隔件下方。
[0069] 更具体地，实施图1A至图1H所示的工艺，并且此处不再重复细节。如图3A所示， 根据一些实施例，在去除伪栅极结构118之后，通过蚀刻介电层116和隔离结构114,沟槽 128进一步延伸进隔离结构114内以形成延伸沟槽129"。
[0070] 与图II所示的相似，去除被沟槽128暴露出的介电层116的第一部分116a和位于 介电层116的第一部分116a下方的隔离结构114的上部分。此外，还去除位于间隔件120 下方的介电层116的第二部分116b和隔离结构114的部分。也就是说，在实施例中完全去 除图1F所示的介电层116。
[0071] 如图3A所示，在蚀刻工艺之后，如图3B所示，根据一些实施例，延伸沟槽129"进 一步延伸至间隔件120下方，并且金属栅极结构130"形成在延伸沟槽129"中。在一些实 施例中，金属栅极结构130"与图1J所示的金属栅极结构130相似且包括栅极介电层132、 功函数金属层134和金属栅电极层136。
[0072] 如图3B所示，金属栅极结构130"被形成为横跨鳍结构110并且在隔离结构114 上方延伸。更具体地，金属栅极结构130"包括形成在鳍结构110上方的第一部分130a"和 形成在隔离结构114上方的第二部分130b"。此外，第二部分130b"进一步包括延伸进隔离 结构114内且延伸在间隔件120下方的延伸部分130c"。
[0073] 如图3B所示，形成在间隔件120下方的介电层116的第二部分被完全去除，并且 与间隔件120重叠的延伸部分130c'的部分具有与间隔件120的宽度基本相等的宽度W"。 在一些实施例中，延伸部分130c'的与间隔件120重叠的部分的宽度W"在约5A至约100A 之间的范围内。
[0074] 在一些实施例中，金属栅极结构130"的第一部分130a"具有第一宽度W/'，并且金 属栅极结构130"的延伸部分130c"具有大于第一宽度W/'的第二宽度W 2"。在一些实施例 中，第一宽度W/'和第二宽度W2"之间的差在约5A至约200A之间的范围内。
[0075] 与图1J所示的相似，金属栅极结构130的第二部分130a"具有第二高度H2"，其大 于间隔件120的第一高度氏。此外，延伸部分130c"具有厚度T/'，其还可限定为第一高度 氏和第二高度H 2"之间的差。在一些实施例中，延伸部分130c"的厚度T/'所在的范围与前 述延伸部分130c的厚度?\所在的范围相似或相同。
[0076] 在平面晶体管中，通过注入能够控制电属性。然而，对于finFET晶体管而言，通 过注入很难控制电属性。因此，在本发明的一些实施例中，诸如金属栅极结构130、130'和 130"的金属栅极结构用于调整结构的电属性。
[0077] 更具体地，在"后栅极"工艺中形成金属栅极结构。也就是说，伪栅极结构118被 形成为横跨鳍结构110并且在隔离结构114上方延伸，并且间隔件120形成在伪栅极结构 118的侧壁上。之后，去除伪栅极结构118和隔离结构114的一部分以形成延伸沟槽，诸如 延伸沟槽129、129'和129"。因此，形成在延伸沟槽中的金属栅极结构可具有延伸进隔离结 构114内的延伸部分，诸如延伸部分130c、130c'和130c"。
[0078] 金属栅极结构的延伸部分为金属栅极结构提供较大的有效面积，并且因此可改善 诸如FinFET结构的半导体结构的性能。此外，延伸部分还可用于调整半导体结构的电属 性。在一些实施例中，诸如延伸部分130'和130"的延伸部分进一步延伸至间隔件120下 方的位置以具有更大的有效面积。也就是说，可根据其应用调整延伸部分的尺寸。
[0079] 应该注意，尽管通过形成较高的伪栅极结构也可形成相对较高的金属栅极结构， 但是形成较高的伪栅极结构的工艺可面临非常大的挑战。例如，应该形成具有高纵横比的 鳍并且应该蚀刻大量的绝缘层以形成浅沟槽隔离结构。这些工艺可导致较差的均匀性并且 可降低制造该结构的产量。
[0080] 另一方面，通过使用图1A至图3B所述的工艺，在无需使用上述工艺的情况下能够 形成具有相对较大的高度的金属栅极结构。因此，能够改善制造结构的均匀性。此外，在无 需使用诸如掩模或对准的附加的复杂工艺的情况下，在本制造工艺中可实施上述方法。因 此，在不改变或影响其他制造工艺的情况下可形成金属栅极结构130、130'和130"。因此， 能够改善半导体结构100、100'和100"的性能并且能够提高产量。
[0081] 提供了半导体结构以及形成半导体结构的方法的实施例。半导体结构包括鳍结构 和围绕鳍结构形成的隔离结构。栅极结构被形成为横跨鳍结构且在隔离结构上方延伸。此 外，栅极结构包括延伸进隔离结构内的延伸部分，使得增加了该结构的有效面积。因此，通 过栅极结构的延伸部分可调整半导体结构的电属性，并且能够改善半导体结构的性能和均 匀性。
[0082] 在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和形成在衬底上 方的鳍结构。半导体结构进一步包括围绕鳍结构形成的隔离结构以及横跨鳍结构形成的栅 极结构。此外，栅极结构包括形成在鳍结构上方的第一部分以及形成在隔离结构上方的第 二部分，并且栅极结构的第二部分包括延伸进隔离结构内的延伸部分。
[0083] 在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和形成在衬底上 方的鳍结构。半导体结构进一步包括围绕鳍结构形成的隔离结构以及横跨鳍结构形成的且 延伸在隔离结构上方的栅极结构。半导体结构进一步包括形成在栅极结构的侧壁上的间隔 件。此外，间隔件的形成在隔离结构上方的栅极结构的侧壁上的部分具有第一高度，并且栅 极结构形成在隔离结构上方的部分具有大于第一高度的第二高度。
[0084] 在一些实施例中，提供了一种制造半导体结构的方法。制造半导体结构的方法包 括在衬底上方形成鳍结构以及围绕衬底上方的鳍结构形成隔离结构。制造半导体结构的方 法进一步包括横跨鳍结构形成伪栅极结构。制造半导体结构的方法进一步包括在伪栅极结 构的侧壁上形成间隔件。制造半导体结构的方法进一步包括去除伪栅极结构以在间隔件之 间形成沟槽。制造半导体结构的方法进一步包括去除隔离结构的一部分以形成延伸进隔离 结构内的延伸沟槽且在延伸沟槽中形成栅极结构，其中，栅极结构的一部分延伸进隔离结 构内。
[0085] 上面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的 方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他 用于实施与本文所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域 的技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本 发明的精神和范围的情况下，本文中可以进行多种变化、替换以及改变。
【主权项】
1. 一种半导体结构，包括： 衬底； 鳍结构，形成在所述衬底上方； 隔离结构，围绕所述鳍结构形成；以及 栅极结构，横跨所述鳍结构形成， 其中，所述栅极结构包括形成在所述鳍结构上方的第一部分以及形成在所述隔离结构 上方的第二部分，并且所述栅极结构的所述第二部分包括延伸进所述隔离结构内的延伸部 分。2. 根据权利要求1所述的半导体结构，其中，所述栅极结构的所述第二部分的所述延 伸部分具有在约I 〇 A至约2000A范围内的厚度。3. 根据权利要求1所述的半导体结构，进一步包括： 间隔件，形成在所述栅极结构的所述第二部分的侧壁上，其中，所述间隔件不延伸进所 述隔离结构内。4. 根据权利要求3所述的半导体结构，其中，所述间隔件的底面不与所述隔离结构上 方的所述栅极结构的所述第二部分的底面齐平。5. 根据权利要求3所述的半导体结构，其中，所述间隔件具有第一高度，并且所述栅极 结构的所述第二部分具有大于所述第一高度的第二高度。6. 根据权利要求3所述的半导体结构，其中，介电层形成在所述间隔件下方且与所述 栅极结构直接接触。7. 根据权利要求1所述的半导体结构，其中，所述栅极结构的所述第一部分具有第一 宽度，并且所述栅极结构的所述第二部分的所述延伸部分具有大于所述第一宽度的第二宽 度，其中，所述第一宽度和所述第二宽度之间的差在约5A至约200人的范围内。8. 根据权利要求1所述的半导体结构，其中，所述栅极结构具有底面，所述底面基本齐 平于或低于所述鳍结构的底面。9. 一种半导体结构，包括： 衬底； 鳍结构，形成在所述衬底上方； 隔离结构，围绕所述鳍结构形成； 栅极结构，横跨所述鳍结构形成且在所述隔离结构上方延伸；以及 间隔件，形成在所述栅极结构的侧壁上， 其中，所述间隔件的形成在所述隔离结构上方的所述栅极结构的所述侧壁上的部分具 有第一高度，并且所述栅极结构形成在所述隔离结构上方的部分具有大于所述第一高度的 第二高度。10. -种用于制造半导体结构的方法，包括： 在衬底上方形成鳍结构； 围绕所述衬底上方的所述鳍结构形成隔离结构； 形成横跨所述鳍结构的伪栅极结构； 在所述伪栅极结构的侧壁上形成间隔件； 去除所述伪栅极结构以在所述间隔件之间形成沟槽； 去除所述隔离结构的一部分以形成延伸进所述隔离结构内的延伸沟槽；以及 在所述延伸沟槽中形成栅极结构。
【文档编号】H01L21/336GK105895695SQ201510694354
【公开日】2016年8月24日
【申请日】2015年10月21日
【发明人】张哲诚, 林志翰
【申请人】台湾积体电路制造股份有限公司