功率集成器件、包括其的电子设备以及包括其的电子系统的制作方法

文档序号:10536943
功率集成器件、包括其的电子设备以及包括其的电子系统的制作方法
【专利摘要】一种功率集成器件包括:半导体层,其具有第一导电性;源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中源极区域与漏极区域彼此间隔开;第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有低于第一漂移区域的杂质浓度的杂质浓度;栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上;场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中栅极导电图案延伸到场绝缘板之上。
【专利说明】功率集成器件、包括其的电子设备以及包括其的电子系统
[0001]相关申请交叉引用
[0002]本申请要求2015年2月17日提交的申请号为10-2015-0024488的韩国申请的优先权,其全部内容通过引用并入本文。
技术领域
[0003]本公开的各种实施例涉及一种半导体集成电路,更具体地,涉及一种功率集成器件、包括其的电子设备以及包括其的电子系统。
【背景技术】
[0004]在智能功率设备中可以采用具有控制器和驱动器两者的功能的集成电路。智能功率设备的输出电路可以被设计为包括在高电压下操作的横向双扩散MOS (LDMOS)晶体管。因此,LDMOS晶体管的击穿电压(例如,漏极结击穿电压和栅介质击穿电压)是可以直接影响LDMOS晶体管的稳定操作的重要因素。此外,LDMOS晶体管的导通电阻(Ron)也是可以影响LDMOS晶体管的电气特性(例如,LDMOS晶体管的电流驱动能力)的重要因素。为了改善LDMOS晶体管的漏极结击穿电压,应该降低漏极区域与沟道区域之间的漂移区域的掺杂浓度或应该增大漂移区域中的载流子的漂移长度(与漂移区域中的电流路径的长度相对应)。然而,在这种情况下,LDMOS晶体管的电流驱动能力可以降低而增大LDMOS晶体管的导通电阻(Ron)。相反地,如果漏极区域与沟道区域之间的漂移区域的掺杂浓度增加或漂移区域中的漂移长度减小,则LDMOS晶体管的导通电阻(Ron)可以减小而改善LDMOS晶体管的电流驱动能力,但LDMOS晶体管的漏极结击穿电压可能降低。换言之,在LDMOS晶体管中,导通电阻和漏极结击穿电压可以具有一种折衷关系。

【发明内容】

[0005]各种实施例针对一种功率集成器件、包括其的电子设备以及包括其的电子系统。
[0006]根据一个实施例,一种功率集成器件包括:半导体层,其具有第一导电性;源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中源极区域与漏极区域彼此间隔开;第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度;栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上;场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到场绝缘板之上。
[0007]根据另一个实施例,一种功率集成器件包括:半导体层,其具有第一导电性;源极区域,其具有第二导电性;漂移区域,其具有第二导电性,被设置在半导体层中,并且通过沟道区域来与源极区域间隔开;漏极区域,其具有第二导电性并且被设置在漂移区域的上部中;栅极绝缘层,其被设置在沟道区域之上并且延伸到漂移区域之上;第一场绝缘板,其被设置在漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;第二场绝缘板,其从第一场绝缘板之下延伸到漂移区域中并且具有沟槽结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到第一场绝缘板之上。
[0008]根据另一个实施例,一种电子设备包括高压集成电路和功率集成器件。高压集成电路适用于响应于输入信号而产生输出信号。功率集成器件适用于根据高压集成电路的输出信号来执行开关操作。功率集成器件包括:半导体层,其具有第一导电性;源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中,源极区域与漏极区域彼此间隔开;第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度;栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上;场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到场绝缘板之上。
[0009]根据另一个实施例,一种电子设备包括高压集成电路和功率集成器件。高压集成电路适用于响应于输入信号而产生输出信号。功率集成器件适用于根据高压集成电路的输出信号来执行开关操作。功率集成器件包括:半导体层,其具有第一导电性;源极区域,其具有第二导电性;漂移区域,其具有第二导电性,被设置在半导体层中,并且通过沟道区域来与源极区域间隔开;漏极区域,其具有第二导电性并且被设置在漂移区域的上部中;栅极绝缘层,其被设置在沟道区域之上并且延伸到漂移区域之上;第一场绝缘板,其被设置在漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;第二场绝缘板,其从第一场绝缘板之下延伸到漂移区域中并且具有沟槽结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到第一场绝缘板之上。
[0010]根据另一个实施例,一种电子系统包括移动站调制解调器(MSM)、射频(RF)子系统、显示器、存储器以及电源管理集成电路(PMIC),PMIC被配置为包括功率集成器件并且将电源电压供应至MSM、RF子系统以及显示器。功率集成器件包括:半导体层,其具有第一导电性;源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中,源极区域与漏极区域彼此间隔开;第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度;栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上;场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到场绝缘板之上。
[0011]根据另一个实施例,一种电子系统包括移动站调制解调器(MSM)、射频(RF)子系统、显示器、存储器以及电源管理集成电路(PMIC),PMIC被配置为包括功率集成器件并且将电源电压供应至MSM、RF子系统以及显示器。功率集成器件包括:半导体层,其具有第一导电性;源极区域,其具有第二导电性;漂移区域,其具有第二导电性,被设置在半导体层中,并且通过沟道区域来与源极区域间隔开;漏极区域,其具有第二导电性并且被设置在漂移区域的上部中;栅极绝缘层,其被设置在沟道区域之上并且延伸到漂移区域之上;第一场绝缘板,其被设置在漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;第二场绝缘板,其从第一场绝缘板之下延伸到漂移区域中并且具有沟槽结构;以及栅极导电图案,其被设置在栅极绝缘层之上,其中,栅极导电图案延伸到第一场绝缘板之上。
【附图说明】
[0012]根据附图和所附的详细说明,本公开的各种实施例将会变得更明显,其中:
[0013]图1是示出根据一个实施例的功率集成器件的透视图;
[0014]图2是示出图1中所示的功率集成器件的场绝缘板部分的放大的横截面图;
[0015]图3是示出根据另一个实施例的功率集成器件的透视图;
[0016]图4是示出根据又一个实施例的功率集成器件的透视图;
[0017]图5是示出图4中所示的功率集成器件的第一场绝缘板部分和第二场绝缘板部分的放大的横截面图;
[0018]图6是示出根据又一个实施例的功率集成器件的透视图;
[0019]图7是示出采用根据本公开的一些实施例的功率集成器件中的至少一种功率集成器件的电子设备的示意图;以及
[0020]图8是示出采用根据本公开的一些实施例的功率集成器件中的至少一种功率集成器件的电子系统的框图。
【具体实施方式】
[0021]在功率集成器件(诸如,LDMOS晶体管)中,通过硅局部氧化(LOCOS)工艺形成的场绝缘板可以用作栅介质层,并且栅电极可以延伸到场绝缘板上。根据此栅极结构,漏极电场可以降低,并且由于漏极结构而引起的栅调制现象可以被抑制。然而,如果在功率集成器件中采用LOCOS的场绝缘板,则在减小功率集成器件的尺寸或增大漏极结击穿电压中可能存在一些限制。特别地,随着功率集成器件变得更高度集成,漏极区域与源极区域之间的距离已经被减小。在这种情况下,贯穿冶金结(诸如,漏极结)的电场可能增大。此外,如果功率集成器件被缩小以增加其集成密度,则冶金结(即,漏极结)的曲率半径可以被减小而增大贯穿冶金结的电场。因此,冶金结的击穿电压特性可能退化。另外,LOCOS场绝缘板可能导致在功率集成器件的沟道长度的控制中的困难。因此,下面的实施例可以提供各种功率集成器件,所述各种功率集成器件能够甚至在不使用LOCOS场绝缘板的情况下改善导通电阻特性和击穿电压特性。
[0022]将理解的是,尽管在本文中可能使用术语第一、第二、第三等以描述各种元件,但是这些元件不应该受限于这些术语。这些术语仅用于区别一个元件与另一个元件。因此,在不脱离本公开的教导的情况下,一些实施例中的第一元件可以在其它实施例中被称为第二元件。
[0023]也将理解的是,当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”或“下面”时,其可以直接接触另一个元件或在他们之间可以存在至少一个中间元件。因此,本文中所使用的术语(例如“上”、“之上”、“上面”、“下”、“之下,,、“下面”等)仅用于描述特定实施例的目的,而不意在限制本公开的范围。
[0024]还将理解的是,当一个元件被称为“连接”或“耦合”至另一个元件时,其能够直接连接或耦合至另一个元件或者可以存在中间元件。
[0025]图1是示出根据一个实施例的功率集成器件100的透视图。参照图1,功率集成器件100可以包括被设置在衬底102上的第一导电类型的半导体层104(例如,P型半导体层)。在一些实施例中,P型半导体层104可以是通过外延工艺生长的材料层。可选地,可以通过将杂质离子注入半导体衬底中来提供P型半导体层104。如果衬底102是具有第一导电类型(SP,P型)的半导体衬底,则衬底102可以用作P型半导体层1LP型半导体层104可以是硅层。
[0026]用第二导电类型的杂质重掺杂的源极区域106和漏极区域108(例如,N型源极区域和N型漏极区域)可以被设置在P型半导体层104的上部中,在第一方向上彼此间隔开。N型源极区域106和N型漏极区域108中的每个可以在与第一方向交叉的第二方向上延伸而具有条带(stripe)形状。
[0027]用P型杂质重掺杂的体接触(body contact)区域110可以被设置在N型源极区域106的一侧。N型源极区域106的一个侧壁可以与P型体接触区域110的一个侧壁接触。
[0028]用P型杂质重掺杂的接触区域112可以被设置在P型半导体层104的上部中,在第一方向上与N型漏极区域108间隔开。
[0029]沟槽隔离层114可以被设置在P型接触区域112与N型漏极区域108之间。沟槽隔离层114可以被设置为将功率集成器件100与形成在衬底102的其它区域中的其它器件电隔离。此外,沟槽隔离层114可以被设置为将构成功率集成器件100的一些杂质结区域彼此电隔离。
[0030]N型源极区域106和P型体接触区域110可以由设置在P型半导体层104中的P型体区域116围绕。P型体区域116可以具有第一结深Dl A型漏极区域108可以由漂移区域122围绕,漂移区域122被设置在P型半导体层104中而与N型漏极区域108具有相同的导电类型。P型接触区域112可以由阱区域124围绕,阱区域124被设置在P型半导体层104中而与P型接触区域112具有相同的导电类型。
[0031]漂移区域122可以包括第一 N型漂移区域118和第二 N型漂移区域120。第一 N型漂移区域118可以被设置在P型半导体层104的上部中,而围绕N型漏极区域108的侧壁以及底表面,并且具有第二结深D2。第二N型漂移区域120可以被设置在P型半导体层104的上部中,与第一 N型漂移区域118的一个侧壁接触,并且在第一方向上与P型体区域116间隔开。
[0032]第二 N型漂移区域120可以具有第三结深D3。第三结深D3可以小于第二结深D2W型体区域116的第一结深Dl可以小于第二结深D2,而可以大于第三结深D3。
[0033]第一 N型漂移区域118的杂质浓度可以低于N型漏极区域108的杂质浓度。第二 N型漂移区域120的杂质浓度可以低于第一 N型漂移区域118的杂质浓度。P型半导体层104在N型源极区域106与第二 N型漂移区域120之间的上部可以对应于沟道区域126。
[0034]栅极绝缘层128可以被设置在N型源极区域106与第二 N型漂移区域120之间的沟道区域126上。栅极绝缘层128可以延伸到第二 N型漂移区域120上以特定长度。
[0035]场绝缘板130可以被设置在第一 N型漂移区域118的顶表面和第二 N型漂移区域120的顶表面上。场绝缘板130可以具有平面结构。即,场绝缘板130的底表面可以与第一N型漂移区域118的顶表面和第二 N型漂移区域120的顶表面位于相同的水平(level)处,并且场绝缘板130可以从第一 N型漂移区域118的顶表面和第二 N型漂移区域120的顶表面向上突出而具有特定高度。场绝缘板130的一个侧壁可以接触栅极绝缘层128的一个侧壁。场绝缘板130比栅极绝缘层128厚。
[0036]在一些实施例中,场绝缘板130的与栅极绝缘层128相反的侧壁可以与N型漏极区域108的侧壁垂直地对齐。可选地,场绝缘板130可以横向地延伸到N型漏极区域108的顶表面上而与N型漏极区域108的一部分重叠。在一些实施例中,场绝缘板130可以包括氧化物层。
[0037]栅极导电层132可以被设置在栅极绝缘层128上。因此,栅极导电层132可以与沟道区域126的整个部分以及第二 N型漂移区域120的与沟道区域126相邻的一部分垂直地重叠。栅极导电层132的侧壁可以与N型源极区域106的与沟道区域126相邻的侧壁自对齐。栅极导电层132可以延伸到场绝缘板130的顶表面上而覆盖场绝缘板130的一部分。因此,栅极导电层132也可以与第二 N型漂移区域120的剩余部分以及第一 N型漂移区域118的与第二 N型漂移区域120相邻的一部分垂直地重叠。
[0038]由于场绝缘板130具有平面结构,因此与采用LOCOS场绝缘板的常规集成器件相比,可以缩短从N型漏极区域108朝向N型源极区域106的电流路径,改善功率集成器件100的导通电阻特性。另外,场绝缘板130可以减小集中在栅极绝缘层128的边缘的电场(参见图1的部分“A”)。因此,功率集成器件100的击穿位置可以从栅极绝缘层128的边缘“A”分散到功率集成器件100的块体(bu I k)区域中,从而改善功率集成器件100的击穿特性。
[0039]尽管如此,根据功率集成器件100的设计参数(例如,漂移区域122的结深等),电场可以被施加至所述边缘或栅极绝缘层128与场绝缘板130之间的界面(见图1的部分“A”)。在这种情况下,即使在功率集成器件100中采用平面的场绝缘板130,也可能在功率集成器件100的块体区域中发生击穿现象之前,在栅极绝缘层128与场绝缘板130之间的界面区域中发生击穿现象。
[0040]然而,根据一个实施例,可以通过采用具有较低的杂质浓度且被设置在栅极绝缘层128与场绝缘板130之间的界面区域之下的第二 N型漂移区域120来减轻或抑制这种效应。
[0041]此外,具有较高的杂质浓度的第一N型漂移区域118可以被设置为围绕N型漏极区域108。因此,第一 N型漂移区域118可以补偿由具有较低的杂质浓度的第二 N型漂移区域120引起的导通电阻值的增加。在一些实施例中,第二N型漂移区域120的杂质浓度可以在第一N型漂移区域118的杂质浓度的约40%到约70%的范围之内。在第一 N型漂移区域118和第二 N型漂移区域120之间的界面附近的杂质浓度可以呈现渐变分布(graded prof ile)。即,杂质浓度可以从第一 N型漂移区域118朝向第二 N型漂移区域120逐渐降低。
[0042]图2是示出图1中所示的场绝缘板130和与场绝缘板130相邻的一些区域的放大的横截面图。在图2中,与图1中所用的相同的附图标记指示相同的元件。如图2中所示,所述边缘或栅极绝缘层128与场绝缘板130之间的界面部分“A”可以被设置在第二 N型漂移区域120上,并且电场可以集中在界面部分“A”处。
[0043]第二N型漂移区域120可以具有较低的杂质浓度以减轻界面部分“A”中的电场集中。具有较高杂质浓度的第一N型漂移区域118可以与界面部分“A”间隔开充足距离以减轻界面部分“A”中的电场集中。因此,即使第一N型漂移区域118的杂质浓度增加,界面部分“A”中的电场集中也不会受到第一 N型漂移区域118的杂质浓度的影响。
[0044]在一些实施例中,在第一N型漂移区域118与界面部分“A”之间的、与第二N型漂移区域120与场绝缘板130之间的重叠区域在第一方向上的长度相对应的距离LI可以基本上等于或大于第二N型漂移区域120与栅极绝缘层128之间的重叠区域的长度L2。即,从第一漂移区域118至栅极绝缘层128与场绝缘板130之间的界面部分“A”的、对应于长度LI的距离基本上等于或大于从沟道区域126到栅极绝缘层128与场绝缘板130之间的界面部分“A”测量的、对应于长度L2的距离。
[0045]图3是示出根据另一个实施例的功率集成器件200的透视图。参照图3,功率集成器件200可以包括被设置在衬底202上的第一导电类型的半导体层204(例如,P型半导体层)。在一些实施例中,P型半导体层204可以是通过外延工艺生长的材料层。可选地,可以通过将杂质离子注入半导体衬底中来提供P型半导体层204 J型半导体层204可以是硅层。
[0046]用第二导电类型的杂质离子重掺杂的埋层252(例如,N型埋层)可以被设置在衬底202与P型半导体层204之间。N型埋层252的杂质可以扩散到衬底202和P型半导体层204两者中。
[0047]P型埋层254可以被设置在P型半导体层204中而覆盖N型埋层2521型埋层254的底表面可以接触N型埋层252的顶表面。N型埋层252在第一方向上的长度可以大于P型埋层254在第一方向上的长度。因此,N型埋层252的一端可以从P型埋层254的一端横向地突出。尽管在图3中未示出,但N型埋层252的另一端也可以从P型埋层254的另一端横向地突出。
[0048]用第二导电类型的杂质重掺杂的源极区域206和漏极区域208(例如,N型源极区域和N型漏极区域)可以被设置在P型半导体层204的上部中,在第一方向上彼此间隔开。N型源极区域206和N型漏极区域208的每个可以在与第一方向交叉的第二方向上延伸而具有条带形状。
[0049]用P型杂质重掺杂的体接触区域210可以被设置在N型源极区域206的一侧。N型源极区域206的一个侧壁可以接触P型体接触区域210的一个侧壁。
[0050]用P型杂质重掺杂的接触区域212和用N型杂质重掺杂的接触区域256可以被设置在P型半导体层204的上部中。P型接触区域212可以在第一方向上与N型漏极区域208间隔开。N型接触区域256可以在第一方向上与P型接触区域212间隔开。
[0051]沟槽隔离层214可以被设置在P型接触区域212与N型漏极区域208之间以及在P型接触区域212与N型接触区域256之间。沟槽隔离层214可以被设置为将功率集成器件200与形成在衬底202的其它区域中的其它器件电隔离。此外,沟槽隔离层214可以被设置为将构成功率集成器件200的一些杂质结区域彼此电隔离。
[0052]N型源极区域206和P型体接触区域210可以由设置在P型半导体层204中的P型体区域216围绕。N型漏极区域208可以由漂移区域222围绕,漂移区域222被设置在P型半导体层204中而与N型漏极区域208具有相同的导电类型。P型接触区域212可以由阱区域224围绕,阱区域224被设置在P型半导体层204中而与P型接触区域212具有相同的导电类型。P型体区域216的底表面和P型阱区域224的底表面可以接触P型埋层254的顶表面。N型接触区域256可以由N型汇集(sink)区域258围绕。N型汇集区域258的底表面可以接触N型埋层252的顶表面。
[0053]漂移区域222可以包括第一 N型漂移区域218和第二 N型漂移区域220。第一 N型漂移区域218可以被设置在P型半导体层204的上部中而围绕N型漏极区域208的侧壁和底表面,并且第一 N型漂移区域218的底表面可以接触P型埋层254的顶表面。
[0054]第二 N型漂移区域220可以被设置在P型半导体层204的上部中而接触第一 N型漂移区域218的一个侧壁并且在第一方向上与P型体区域216间隔开特定距离。第二 N型漂移区域220的底表面可以与P型埋层254的顶表面间隔开特定距离。可选地,第二 N型漂移区域220的底表面可以接触P型埋层254的顶表面。
[0055]第一 N型漂移区域218的杂质浓度可以低于N型漏极区域208的杂质浓度。第二 N型漂移区域220的杂质浓度可以低于第一 N型漂移区域218的杂质浓度。在N型源极区域206与第二 N型漂移区域220之间的P型半导体层204的上部可以对应于沟道区域226。
[0056]栅极绝缘层228可以被设置在N型源极区域206与第二 N型漂移区域220之间的沟道区域226上。栅极绝缘层228可以延伸到第二 N型漂移区域220上以特定长度。
[0057]场绝缘板230可以被设置在第一 N型漂移区域218的顶表面和第二 N型漂移区域220的顶表面上。场绝缘板230可以具有平面结构。即,场绝缘板230的底表面可以与第一N型漂移区域218的顶表面和第二 N型漂移区域220的顶表面位于相同的水平处,并且场绝缘板230可以从第一 N型漂移区域218的顶表面和第二 N型漂移区域220的顶表面向上突出而具有特定高度。场绝缘板230的一个侧壁可以接触栅极绝缘层228的一个侧壁。
[0058]在一些实施例中,场绝缘板230的与栅极绝缘层228相反的侧壁可以与N型漏极区域208的侧壁垂直地对齐。可选地,场绝缘板230可以横向地延伸到N型漏极区域208的顶表面上,而与N型漏极区域208的一部分重叠。在一些实施例中,场绝缘板230可以包括氧化物层。
[0059]栅极导电层232可以被设置在栅极绝缘层228上。因此,栅极导电层232可以与沟道区域226的整个部分以及第二 N型漂移区域220的与沟道区域226相邻的一部分垂直地重叠。栅极导电层232的侧壁可以与N型源极区域206的与沟道区域226相邻的侧壁自对齐。栅极导电层232可以延伸到场绝缘板230的顶表面上,而覆盖场绝缘板230的一部分。因此,栅极导电层232还可以与第二 N型漂移区域220的剩余部分以及第一 N型漂移区域218的与第二 N型漂移区域220相邻的一部分垂直地重叠。
[0060]如参考图1和图2所述的,具有较低的杂质浓度的第二N型漂移区域220可以被设置在栅极绝缘层228与场绝缘板230之间的界面区域之下,以抑制栅极绝缘层228与场绝缘板230之间的界面区域处的电场集中。此外,具有较高的杂质浓度的第一N型漂移区域218可以被设置为围绕N型漏极区域208。因此,第一 N型漂移区域218可以补偿由于具有较低的杂质浓度的第二 N型漂移区域220而引起的导通电阻值的增加。
[0061]在一些实施例中,第二N型漂移区域220的杂质浓度可以在第一N型漂移区域218的杂质浓度的约40%到约70%的范围之内。在第一 N型漂移区域218和第二 N型漂移区域220之间的界面附近的杂质浓度可以呈现渐变分布。即,杂质浓度可以从第一 N型漂移区域218朝向第二 N型漂移区域220逐渐地降低。
[0062]在此期间,由于围绕N型漏极区域208的第一N型漂移区域218具有较高的杂质浓度,因此功率集成器件200的块体区域中的击穿特性可能退化。这可能是由于第一 N型漂移区域218中的耗尽区由于第一 N型漂移区域218的较高的杂质浓度而未被即刻扩展或展开。
[0063]在传统器件中,当漏极偏压被施加至N型漏极区域208时,在N型漂移区域218完全耗尽之前,可以贯穿第一 N型漂移区域218的结而产生超过与击穿电压相对应的临界电场(critical field)的电场。然而,根据一个实施例,第一N型漂移区域218的底表面可以接触P型埋层254的顶表面。因此,第一 N型漂移区域218可以在特定偏压条件下完全耗尽。
[0064]例如,当P型接触区域212和体接触区域210接地并且正的漏极电压被施加至N型漏极区域208时,反向偏压可以被施加在P型埋层254与第一 N型漂移区域218之间的结两端。因此,P型埋层254和第一 N型漂移区域218两者都可以在两者之间的结附近耗尽。因此,第一 N型漂移区域218可以在第一 N型漂移区域218与P型埋层254之间的结附近以及在第一 N型漂移区域218与P型半导体层204之间的结附近耗尽。因此,第一 N型漂移区域218可以即刻且完全耗尽。
[0065]图4是示出根据又一个实施例的功率集成器件300的透视图。参照图4,功率集成器件300可以包括具有第一导电类型的半导体层304(例如,P型半导体层),半导体层304被设置在衬底302上。在一些实施例中,P型半导体层304可以是通过外延工艺生长的材料层。可选地,可以通过将杂质离子注入半导体衬底中来提供P型半导体层304。如果衬底302是具有第一导电类型(即,P型)的半导体衬底,则衬底302可以用作P型半导体层304 J型半导体层304可以是娃层。
[0066]用第二导电类型的杂质重掺杂的源极区域306和漏极区域308(例如,N型源极区域和N型漏极区域)可以被设置在P型半导体层304的上部中,在第一方向上彼此间隔开。N型源极区域306和N型漏极区域308中的每个可以在与第一方向交叉的第二方向上延伸而具有条带形状。用P型杂质重掺杂的体接触区域310可以被设置在N型源极区域306的一侧。N型源极区域306的一个侧壁可以接触P型体接触区域310的一个侧壁。
[0067]用P型杂质重掺杂的接触区域312可以被设置在P型半导体层304的上部中,在第一方向上与N型漏极区域308间隔开。
[0068]沟槽隔离层314可以被设置在P型接触区域312与N型漏极区域308之间。沟槽隔离层314可以被设置为将功率集成器件300与形成在衬底302的其它区域中的其它器件电隔离。此外,沟槽隔离层314可以被设置为将构成功率集成器件300的一些杂质结区域彼此电隔离。更具体地,沟槽隔离层314可以在第一方向上具有第一宽度Wl,第一宽度Wl足以电隔离功率集成器件300的一些杂质结区域。
[0069]N型源极区域306和P型体接触区域310可以由设置在P型半导体层304中的P型体区域316围绕。P型体区域316可以具有第一结深D4。
[0070]N型漏极区域308可以由漂移区域322围绕,漂移区域322被设置在P型半导体层304中而与N型漏极区域308具有相同的导电类型。P型接触区域312可以由阱区域324围绕,阱区域324被设置在P型半导体层304中而与P型接触区域312具有相同的导电类型。
[0071]漂移区域322可以包括第一 N型漂移区域318和第二 N型漂移区域320。第一 N型漂移区域318可以被设置在P型半导体层304的上部中,围绕N型漏极区域308的侧壁和底表面,并且具有第二结深D5。第二 N型漂移区域320可以被设置在P型半导体层304的上部中,与第一 N型漂移区域318的一个侧壁接触,并且在第一方向上与P型体区域316间隔开。
[0072]第二 N型漂移区域320可以具有第三结深D6。第二结深D5可以大于第三结深D6W型体区域316的第一结深D4可以小于第二结深D5,而可以大于第三结深D6。
[0073]第一 N型漂移区域318的杂质浓度可以低于N型漏极区域308的杂质浓度。第二 N型漂移区域320的杂质浓度可以低于第一N型漂移区域318的杂质浓度。在一些实施例中,第二N型漂移区域320的杂质浓度可以在第一N型漂移区域308的杂质浓度的约40%到约70%的范围之内。第一N型漂移区域318与第二N型漂移区域320之间的界面附近的杂质浓度可以呈现渐变分布。即,从第一 N型漂移区域318朝向第二 N型漂移区域320杂质浓度可以线性地降低。N型源极区域306与第二 N型漂移区域320之间的P型半导体层304的上部可以对应于沟道区域326。
[0074]栅极绝缘层328可以被设置在N型源极区域306与第二 N型漂移区域320之间的沟道区域326上。栅极绝缘层328可以延伸到第二 N型漂移区域320上以特定长度。第一场绝缘板330可以被设置在第一 N型漂移区域318的顶表面和第二 N型漂移区域320的顶表面上。第二场绝缘板350可以被设置在第一 N型漂移区域318和第二 N型漂移区域320上。第一场绝缘板330可以具有平面结构。第二场绝缘板350可以具有沟槽结构。
[0075]第一场绝缘板330和第二场绝缘板350可以彼此垂直地重叠。第一场绝缘板330可以从第二 N型漂移区域320的顶表面之上延伸到第二场绝缘板350的顶表面之上。例如,第一场绝缘板330的底表面可以与第二 N型漂移区域320的顶表面和第二场绝缘板350的顶表面位于相同的水平处。
[0076]第一场绝缘板330的一个侧壁可以接触栅极绝缘层328的一个侧壁。第二场绝缘板350的两个侧壁分别可以接触N型漏极区域308和第二 N型漂移区域320。
[0077]第二场绝缘板350可以在第一方向上具有第二宽度W2。第二宽度W2可以小于沟槽隔离层314的第一宽度W1。在一些实施例中,第二场绝缘板350的第二宽度W2可以在沟槽隔离层314的第一宽度Wl的约30%到约50%的范围之内。
[0078]第二场绝缘板350与沟槽隔离层314可以具有相同的深度。在一些实施例中,第一场绝缘板330和第二场绝缘板350中的每个可以包括氧化物层。
[0079]栅极导电层332可以被设置在栅极绝缘层328上。在一个实施例中,栅极导电层332可以与沟道区域326的整个部分以及第二 N型漂移区域320的与沟道区域326相邻的第一部分垂直地重叠。栅极导电层332的侧壁可以与N型源极区域306的与沟道区域326相邻的侧壁自对齐。
[0080]栅极导电层332可以延伸到第一场绝缘板330的顶表面上而覆盖第一场绝缘板330的一部分。因此,栅极导电层332还可以与第二 N型漂移区域320的第二部分以及第二场绝缘板350的与第二 N型漂移区域320相邻的一部分垂直地重叠。第二 N型漂移区域320的第二部分可以从第二 N型漂移区域320的第一部分水平地延伸。
[0081]图5是示出图4中所示的第一场绝缘板330和第二场绝缘板350以及与第一场绝缘板330和第二场绝缘板350相邻的一些区域的放大的横截面图。在图5中,与图4中所用的相同的附图标记表示相同的元件。
[0082]如图5中所示的,栅极绝缘层328与第一场绝缘板330之间的界面部分“B”可以被设置在第二 N型漂移区域320上,并且电场可以集中在界面部分“B”处。第二 N型漂移区域320可以具有较低的杂质浓度,以减轻界面部分“B”中的电场集中。另外,由于具有沟槽结构的第二场绝缘板350被设置为与具有平面结构的第一场绝缘板330的一部分重叠,因此功率集成器件300的漏极结击穿电压(BVdss)可以增加。
[0083]因此,将在第一方向上测量的第一场绝缘板330的长度减小由于第二场绝缘板350而引起的漏极结击穿电压的增量的这种量是可能的。
[0084]S卩,功率集成器件300可以被设计成使得第一场绝缘板330在第一方向上的长度L3小于参考图1和图3描述的功率集成器件100和200的场绝缘板130和230的长度,而不降低漏极结击穿电压。在这种情况下,N型源极区域306与N型漏极区域308之间的区域中的载流子的漂移长度可以减小,从而降低功率集成器件300的导通电阻值。
[0085]在一些实施例中,第一场绝缘板330与第二场绝缘板350之间的重叠区域在第一方向上的长度L4可以基本上等于或大于未与第一场绝缘板330重叠的第二场绝缘板350在第一方向上的长度L5。例如,第二场绝缘板350的与第一场绝缘板330重叠的第一区域在从源极区域306朝向漏极区域308延伸的第一方向上具有对应于长度L4的第一长度。第二场绝缘板350的未与第一场绝缘板330重叠的第二区域在从源极区域306朝向漏极区域308延伸的第一方向上具有对应于长度L5的第二长度。第一长度L4可以基本上等于或大于第二长度L5。第一 N型漂移区域318的结深D5可以大于第二 N型漂移区域320的结深D6。
[0086]图6是示出根据又一个实施例的功率集成器件400的透视图。参照图6,功率集成器件400可以包括第一导电类型的半导体层404。例如,P型半导体层被设置在衬底402上。在一些实施例中,P型半导体层404可以是通过外延工艺生长的材料层。可选地,可以通过将杂质离子注入半导体衬底中来提供P型半导体层404。
[0087]P型半导体层404可以是硅层。用第二导电类型的杂质离子重掺杂的埋层452(例如,N型埋层)可以被设置在衬底402与P型半导体层404之间。N型埋层452的杂质可以扩散到衬底402和P型半导体层404两者中。
[0088]P型埋层454可以被设置在P型半导体层404中而覆盖N型埋层452 J型埋层454的底表面可以接触N型埋层452的顶表面。N型埋层452在第一方向上的长度可以大于P型埋层454在第一方向上的长度。因此,与P型埋层454的一端相比,N型埋层452的一端可以进一步横向地延伸。尽管图6中未示出,但是与P型埋层454的另一端相比,N型埋层452的另一端也可以进一步横向地延伸。
[0089]源极区域406和漏极区域408可以用第二导电类型的杂质来重掺杂,例如,N型源极区域。N型漏极区域408和N型源极区域可以被设置在P型半导体层404的上部中,在第一方向上彼此间隔开。N型源极区域406和N型漏极区域408中的每个可以在与第一方向交叉的第二方向上延伸,并且具有条带形状。
[0090]用P型杂质重掺杂的体接触区域410可以被设置在N型源极区域406的一侧。N型源极区域406的一个侧壁可以接触P型体接触区域410的一个侧壁。用P型杂质重掺杂的接触区域412和用N型杂质重掺杂的接触区域456可以被设置在P型半导体层404的上部中。P型接触区域412可以在第一方向上与N型漏极区域408间隔开。N型接触区域456可以在第一方向上与P型接触区域412间隔开。
[0091]沟槽隔离层414可以被设置在P型接触区域412与N型漏极区域408之间以及P型接触区域412与N型接触区域456之间。沟槽隔离层414可以被设置为将功率集成器件400与形成在衬底402的其它区域中的其它器件电隔离。
[0092]此外,沟槽隔离层414可以被设置为将构成功率集成器件400的一些杂质结区域彼此电隔离。更具体地,沟槽隔离层414可以在第一方向上具有第一宽度W3,第一宽度W3足以将功率集成器件400的一些杂质结区域彼此电隔离。
[0093]N型源极区域406和P型体接触区域410可以由设置在P型半导体层404中的P型体区域416围绕。N型漏极区域408可以由漂移区域422围绕,漂移区域422被设置在P型半导体层404中而与N型漏极区域408具有相同的导电类型。P型接触区域412可以由阱区域424围绕,阱区域424被设置在P型半导体层404中而与P型接触区域412具有相同的导电类型。P型体区域416的底表面和P型阱区域424的底表面可以接触P型埋层454的顶表面。N型接触区域456可以由N型汇集区域458围绕。N型汇集区域458的底表面可以接触N型埋层452的顶表面。
[0094]漂移区域422可以包括第一 N型漂移区域418和第二 N型漂移区域420。第一 N型漂移区域418可以被设置在P型半导体层404的上部中而围绕N型漏极区域408的侧壁和底表面,并且第一 N型漂移区域418的底表面可以接触P型埋层454的顶表面。
[0095]第二 N型漂移区域420可以被设置在P型半导体层404的上部中而接触第一 N型漂移区域418的一个侧壁,在第一方向上与P型体区域416间隔开特定距离。第二 N型漂移区域420的底表面可以与P型埋层454的顶表面间隔开特定距离。可选地,第二 N型漂移区域420的底表面可以接触P型埋层454的顶表面。
[0096]第一 N型漂移区域418的杂质浓度可以低于N型漏极区域408的杂质浓度。第二 N型漂移区域420的杂质浓度可以低于第一 N型漂移区域418的杂质浓度。N型源极区域406与第二 N型漂移区域420之间的P型半导体层404的上部可以对应于沟道区域426。
[0097]栅极绝缘层428可以被设置在N型源极区域406与第二 N型漂移区域420之间的沟道区域426上。栅极绝缘层428可以延伸到第二 N型漂移区域420上。
[0098]第一场绝缘板430可以被设置在第一 N型漂移区域418的顶表面和第二 N型漂移区域420的顶表面上。第二场绝缘板450可以被设置在第一 N型漂移区域418和第二 N型漂移区域420上。第一场绝缘板430可以具有平面结构。第二场绝缘板450可以具有沟槽结构。第一场绝缘板430和第二场绝缘板450可以彼此垂直地重叠。
[0099]第一场绝缘板430的底表面可以与第二 N型漂移区域420的顶表面和第二场绝缘板450的顶表面位于相同的水平处。第一场绝缘板430的一个侧壁可以接触栅极绝缘层428的一个侧壁。
[0100]第二场绝缘板450的两个侧壁可以分别接触N型漏极区域408和第二 N型漂移区域420。第二场绝缘板450可以在第一方向上具有第二宽度W4。第二宽度W4可以小于沟槽隔离层414的第一宽度W3。在一些实施例中,第二场绝缘板450的第二宽度W4可以在沟槽隔离层414的第一宽度W3的约30%到约50%的范围之内。
[0101]第二场绝缘板450和沟槽隔离层414可以具有相同的深度。在一些实施例中,第一场绝缘板430和第二场绝缘板450中的每个可以包括氧化物层。
[0102]栅极导电层432可以被设置在栅极绝缘层428上。因此,栅极导电层432可以与沟道区域426的整个部分以及第二 N型漂移区域420的与沟道区域426相邻的一部分垂直地重叠。栅极导电层432的侧壁可以与N型源极区域406的与沟道区域426相邻的侧壁自对齐。栅极导电层432可以延伸到第一场绝缘板430的顶表面上而覆盖第一场绝缘板430的一部分。因此,栅极导电层432也可以与第二 N型漂移区域420的另一部分以及第二场绝缘板450的与第二 N型漂移区域420相邻的一部分垂直地重叠。
[0103]如参考图4和图5所描述的,栅极绝缘层428与第一场绝缘板430之间的界面部分可以被设置在第二N型漂移区域420上,并且电场可以集中在界面部分处。第二N型漂移区域420可以具有较低的杂质浓度,以减轻栅极绝缘层428与第一场绝缘板430之间的界面部分中的电场集中。
[0104]具有沟槽结构并且与具有平面结构的第一场绝缘板430的一部分重叠的第二场绝缘板450的存在可以增大功率集成器件400的漏极结击穿电压(BVdss)。将第一场绝缘板430在第一方向上的长度减小与由于第二场绝缘板450的存在而引起的漏极结击穿电压(BVdss)的增量相对应的特定尺寸是可能的。
[0105]S卩,功率集成器件400可以被设计成使得第一场绝缘板430在第一方向上的长度小于参考图1和图3描述的功率集成器件100和200的场绝缘板130和230的长度,而不降低漏极结击穿电压。在这种情况下,N型源极区域406与N型漏极区域408之间的区域中的载流子的漂移长度可以减小,从而降低功率集成器件400的导通电阻值。
[0106]在一些实施例中,第一场绝缘板430与第二场绝缘板450之间的重叠区域在第一方向上的长度可以基本上等于或大于未与第一场绝缘板430重叠的第二场绝缘板450在第一方向上的长度。第一 N型漂移区域418的结深可以大于第二 N型漂移区域420的结深。
[0107]第一 N型漂移区域418的底表面可以接触P型埋层454的顶表面。因此,第一 N型漂移区域418可以在特定偏压条件下完全耗尽。例如,当P型接触区域412接地并且正的漏极电压被施加至N型漏极区域408时,反向偏压可以被施加在P型埋层454与第一 N型漂移区域418之间的结两端。因此,P型埋层454和第一 N型漂移区域418两者可以在两者之间的结附近耗尽。因此,第一 N型漂移区域418可以在第一 N型漂移区域418与P型埋层454之间的结附近以及在第一 N型漂移区域418与P型半导体层404之间的结附近耗尽。因此,第一 N型漂移区域418可以即刻且完全耗尽,以改善功率集成器件400的击穿特性。
[0108]图7是示出采用根据一个实施例的功率集成器件的电子设备700的示意图。参照图7,电子设备700可以包括用作驱动器电路的高压集成电路(HVIC)710和用作开关器件的功率集成器件720。该电子设备700可以对应于单相逆变器。HVIC 710可以具有电源电压端子VCC、输入端子IN以及输出端子O13HVIC 710可以通过电源电压端子VCC来接收电源电压信号以驱动内部电路。此外,HVIC 710可以通过输入端子IN来接收输入信号以产生输出信号。可以通过输出端子O将输出信号输出。输出端子O可以连接至功率集成器件720的栅极端子G。
[0109]功率集成器件720可以是参考图1和图6描述的LDMOS晶体管,但是并不限于此。因此,功率集成器件720可以包括具有平面结构的第一场绝缘板。功率集成器件720可以包括具有平面结构的第一场绝缘板和具有沟槽结构的第二场绝缘板。
[0110]功率集成器件720可以包括具有不同杂质浓度和不同结深的第一漂移区域和第二漂移区域。功率集成器件720还可以包括接触漂移区域的P型埋层。因此,可以改善功率集成器件720的导通电阻特性和击穿特性。因此,如果在电子设备700中采用前述功率集成器件720,则电子设备700的操作电压可以增加,并且电子设备700的操作速度可以被改善。
[0111]功率集成器件720可以包括漏极端子D,漏极端子D连接至被施加了电源电压的电源端子P。另外,功率集成器件720可以包括连接至输出端子OUT的源极端子S。续流二极管(freewheeling d1de)730可以反向并联地親合在功率集成器件720的漏极端子D与源极端子S之间。HVIC 710的输出信号可以被施加至功率集成器件720的栅极端子G,以导通或关闭功率集成器件720。如果电子设备700是多相逆变器,则电子设备700可以被配置为包括多个HVIC 710和多个功率集成器件720。在这种情况下,HVIC 710的数目和功率集成器件720的数目可以等于相的数目。
[0112]图8是示出采用根据一个实施例的功率集成器件的电子系统800的框图。参照图8,电子系统800可以是移动系统,并且可以包括移动站调制解调器(MSM)810、射频(RF)子系统820、电源管理集成电路(PMIC)830、显示器840(诸如,液晶显示器(IXD))以及存储器850。
[0113]MSM 810可以包括用于控制电子系统800的总体操作的处理器、用于处理音频信号和视频信号的数字信号处理器(DSP)、用于通信的调制解调器以及驱动器。
[0114]RF子系统820可以用于稳定地设定适用于电子系统800的频带,并且可以用于将模拟信号转换成数字信号,或将数字信号转换成模拟信号。
[0115]显示器840可以用作电子系统800的输出单元。存储器850可以包括移动动态随机存取存储器(DRAM)和与非(NAND)闪速存储器,移动动态随机存取存储器(DRAM)和与非(NAND)闪速存储器储存在电子系统800的操作中使用的数据。存储器850可以通过双向总线与MSM 810通信。
[0116]电子系统800还可以包括相机、扬声器以及天线860。相机和扬声器可以通过MSM810来控制。由相机捕捉的图像可以被储存在存储器850中。可以通过显示器840输出储存在存储器850中的图像数据。RF子系统820可以将通过天线860接收到的信号转换成为模拟信号或数字信号。可以通过扬声器将通过天线860接收到的信号中的音频信号输出。
[0117]PMIC 830可以从外部设备或电池接收电源电压,以将电源电压供应至电子系统800的各种内部元件。因此,PMIC 830可以包括电源管理电路,其采用功率集成器件(诸如,参考图1到图6描述的那些)中的至少一种作为开关器件。在一些实施例中,电源管理电路可以被配置为包括调节器、逆变器、转换器或驱动器。
[0118]为了说明的目的,上面已经公开了本公开的实施例。
[0119]从以上描述的实施例可以看出,本申请提供了以下的技术方案:
[0120]技术方案1.一种功率集成器件,包括:
[0121 ]半导体层,其具有第一导电性;
[0122]源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中,源极区域与漏极区域彼此间隔开;
[0123]第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;
[0124]第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度;
[0125]栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上;
[0126]场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及
[0127]栅极导电图案,其被设置在栅极绝缘层之上,
[0128]其中,栅极导电图案延伸到场绝缘板之上。
[0129]技术方案2.如技术方案I所述的功率集成器件,还包括:
[0130]体区域,其具有第一导电性,被设置在半导体层中,围绕源极区域,并且与第二漂移区域间隔开。
[0131]技术方案3.如技术方案2所述的功率集成器件,其中,体区域具有比第一漂移区域的结深小并且比第二漂移区域的结深大的结深。
[0132]技术方案4.如技术方案I所述的功率集成器件,其中,第二漂移区域的杂质浓度在第一漂移区域的杂质浓度的约40 %到约70 %的范围之内。
[0133]技术方案5.如技术方案I所述的功率集成器件,其中,第二漂移区域中的杂质浓度从第一漂移区域与第二漂移区域之间的界面朝向所述界面的相反侧逐渐地降低。
[0134]技术方案6.如技术方案I所述的功率集成器件,其中,第一漂移区域跟栅极绝缘层与场绝缘板之间的界面间隔开。
[0135]技术方案7.如技术方案6所述的功率集成器件,其中,从第一漂移区域到栅极绝缘层与场绝缘板之间的界面的距离基本上等于或大于从沟道区域到栅极绝缘层与场绝缘板之间的界面的距离。
[0136]技术方案8.如技术方案I所述的功率集成器件,其中,场绝缘板的底表面与第一漂移区域的顶表面和第二漂移区域的顶表面基本上位于同一水平处。
[0137]技术方案9.如技术方案I所述的功率集成器件,其中,场绝缘板的一个侧壁与栅极绝缘层的侧壁接触,并且场绝缘板的与栅极绝缘层相反的另一侧壁与漏极区域的侧壁对齐。
[0138]技术方案10.如技术方案I所述的功率集成器件,其中,场绝缘板包括氧化物层。
[0139]技术方案11.一种功率集成器件,包括:
[0140]半导体层,其具有第一导电性;
[0141]源极区域,其具有第二导电性;
[0142]漂移区域,其具有第二导电性,被设置在半导体层中,并且通过沟道区域来与源极区域间隔开;
[0143]漏极区域,其具有第二导电性,并且被设置在漂移区域的上部中;
[0144]栅极绝缘层,其被设置在沟道区域之上,并且延伸到漂移区域之上;
[0145]第一场绝缘板,其被设置在漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;
[0146]第二场绝缘板,其从第一场绝缘板之下延伸到漂移区域中,并且具有沟槽结构;以及
[0147]栅极导电图案,其被设置在栅极绝缘层之上,
[0148]其中,栅极导电图案延伸到第一场绝缘板之上。
[0149]技术方案12.如技术方案11所述的功率集成器件,其中,漂移区域包括:
[0150]第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域;以及
[0151]第二漂移区域,其具有第二导电性,并且被设置在沟道区域与第一漂移区域之间的半导体层中,
[0152]其中,第二漂移区域接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度。
[0153]技术方案13.如技术方案12所述的功率集成器件,其中,第一漂移区域的结深大于第二漂移区域的结深。
[0154]技术方案14.如技术方案12所述的功率集成器件,其中,第二漂移区域的杂质浓度在第一漂移区域的杂质浓度的约40 %到约70 %的范围之内。
[0155]技术方案15.如技术方案14所述的功率集成器件,其中,第二漂移区域的杂质浓度从第一漂移区域与第二漂移区域之间的界面朝向所述界面的相反侧逐渐地降低。
[0156]技术方案16.如技术方案14所述的功率集成器件,其中,栅极绝缘层与第一场绝缘板之间的界面被设置在第二漂移区域之上。
[0157]技术方案17.如技术方案14所述的功率集成器件,还包括:
[0158]体区域,其具有第一导电性,被设置在半导体层中,围绕源极区域,并且与第二漂移区域间隔开。
[0159]技术方案18.如技术方案14所述的功率集成器件,还包括:
[0160]第一埋层,其具有第二导电性,并且被设置在半导体层中;以及
[0161]第二埋层,其具有第一导电性,被设置在第一埋层与第一漂移区域之间。
[0162]技术方案19.如技术方案18所述的功率集成器件,其中,第二埋层的顶表面和底表面分别与第一漂移区域的底表面和第一埋层的顶表面接触。
[0163]技术方案20.如技术方案11所述的功率集成器件,
[0164]其中,当在从源极区域朝向漏极区域延伸的第一方向上测量时,第二场绝缘板的与第一场绝缘板重叠的第一区域具有第一长度;
[0165]其中,当在第一方向上测量时,第二场绝缘板的未与第一场绝缘板重叠的第二区域具有第二长度;以及
[0166]其中,第一长度基本上等于或大于第二长度。
[0167]技术方案21.如技术方案11所述的功率集成器件,其中,第一场绝缘板的底表面与漂移区域的顶表面和第二场绝缘板的顶表面基本上位于同一水平处。
[0168]技术方案22.如技术方案11所述的功率集成器件,其中,第一场绝缘板和第二场绝缘板中的每个包括氧化物层。
【主权项】
1.一种功率集成器件,包括: 半导体层,其具有第一导电性; 源极区域和漏极区域,每个具有第二导电性并且被设置在半导体层中,其中,源极区域与漏极区域彼此间隔开; 第一漂移区域,其具有第二导电性,被设置在半导体层中,并且围绕漏极区域; 第二漂移区域,其具有第二导电性,被设置在半导体层中,接触第一漂移区域的侧壁,并且具有比第一漂移区域的杂质浓度低的杂质浓度; 栅极绝缘层,其被设置在源极区域与第二漂移区域之间的沟道区域之上,并且延伸到第二漂移区域之上; 场绝缘板,其被设置在第二漂移区域和第一漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构;以及 栅极导电图案,其被设置在栅极绝缘层之上, 其中,栅极导电图案延伸到场绝缘板之上。2.如权利要求1所述的功率集成器件,还包括: 体区域,其具有第一导电性,被设置在半导体层中,围绕源极区域,并且与第二漂移区域间隔开。3.如权利要求2所述的功率集成器件,其中,体区域具有比第一漂移区域的结深小并且比第二漂移区域的结深大的结深。4.如权利要求1所述的功率集成器件,其中,第二漂移区域的杂质浓度在第一漂移区域的杂质浓度的约40 %到约70 %的范围之内。5.如权利要求1所述的功率集成器件,其中,第二漂移区域中的杂质浓度从第一漂移区域与第二漂移区域之间的界面朝向所述界面的相反侧逐渐地降低。6.如权利要求1所述的功率集成器件,其中,第一漂移区域跟栅极绝缘层与场绝缘板之间的界面间隔开。7.如权利要求6所述的功率集成器件,其中,从第一漂移区域到栅极绝缘层与场绝缘板之间的界面的距离基本上等于或大于从沟道区域到栅极绝缘层与场绝缘板之间的界面的距离。8.如权利要求1所述的功率集成器件,其中,场绝缘板的底表面与第一漂移区域的顶表面和第二漂移区域的顶表面基本上位于同一水平处。9.如权利要求1所述的功率集成器件,其中,场绝缘板的一个侧壁与栅极绝缘层的侧壁接触,并且场绝缘板的与栅极绝缘层相反的另一侧壁与漏极区域的侧壁对齐。10.—种功率集成器件,包括: 半导体层,其具有第一导电性; 源极区域,其具有第二导电性; 漂移区域,其具有第二导电性,被设置在半导体层中,并且通过沟道区域来与源极区域间隔开; 漏极区域,其具有第二导电性,并且被设置在漂移区域的上部中; 栅极绝缘层,其被设置在沟道区域之上,并且延伸到漂移区域之上; 第一场绝缘板,其被设置在漂移区域之上,接触栅极绝缘层的侧壁,并且具有平面结构; 第二场绝缘板,其从第一场绝缘板之下延伸到漂移区域中,并且具有沟槽结构;以及 栅极导电图案,其被设置在栅极绝缘层之上, 其中,栅极导电图案延伸到第一场绝缘板之上。
【文档编号】H01L29/78GK105895696SQ201510823071
【公开日】2016年8月24日
【申请日】2015年11月23日
【发明人】金旲勋, 李相贤
【申请人】爱思开海力士有限公司
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