包括晶体管阵列和终止区域的半导体器件及其制造方法
【专利摘要】本公开涉及包括晶体管阵列和终止区域的半导体器件及其制造方法。形成在具有第一主面的半导体衬底(100)中的半导体器件(1)包括晶体管阵列(10)和终止区域(20)。晶体管阵列(10)包括源极区域(201)、漏极区域(205)、本体区域(220)、漂移区(260)和本体区域(220)处的栅电极(210)。栅电极(210)被配置为控制形成在本体区域(220)中的沟道的导电性。栅电极(210)设置在第一沟槽(212)中。本体区域(220)和漂移区(260)在源极区域(201)和漏极区域(205)之间沿第一方向设置，第一方向平行于第一主面。本体区域(220)具有沿第一方向延伸的第一脊部的形状。终止区域(20)包括终止沟槽(272)，终止沟槽(272)的一部分沿第一方向延伸，终止沟槽(272)的长度大于第一沟槽(212)的长度，沿着第一方向测量长度。
【专利说明】
包括晶体管阵列和终止区域的半导体器件及其制造方法
技术领域
[0001] 本公开总体上涉及半导体领域，更具体地，涉及包括晶体管阵列和终止区域的半 导体器件及其制造方法。
【背景技术】
[0002] 通常用于汽车和工业电子设备的功率晶体管应该具有低导通状态阻抗(RQn X A)， 同时确保高压阻挡能力。例如，M0S( "金属氧化物半导体"）功率晶体管应该能够根据应用需 求阻挡几十到几百或几千伏特的漏极-源极电压Vds。在大约2至20V的典型栅极-源极电压 的情况下，M0S功率晶体管通常传导非常大的电流，其能够多达几百安培。
[0003] 用于具有进一步降低的Rem X A特性的晶体管的概念是指横向功率FinFET("包括 鳍的场效应晶体管"）。横向功率FinFET利用更多的块状硅来减小Ron，使得Ron可以比得上 垂直沟槽M0SFET的Ron。在包括横向场板的晶体管中，漂移区域的掺杂浓度可以由于场板的 补偿动作而增加。
[0004] 本发明的目的在于提供一种半导体器件，其包括具有改善特性的终止区域。
[0005] 根据本发明，通过根据独立权利要求的主题来实现上述目标。在从属权利要中限 定了进一步的改进。
【发明内容】
[0006] 根据一个实施例，形成在具有第一主面的半导体衬底中的半导体器件包括晶体管 阵列和终止区域，晶体管阵列包括源极区域、漏极区域、本体区域、漂移区以及位于本体区 域处的栅电极。栅电极被配置为控制形成在本体区域中的沟道的导电性。栅电极被设置在 第一沟槽中。在源极区域和漏极区域之间沿第一方向设置本体区域和漂移区。第一方向与 第一主面平行。本体区域具有沿着第一方向延伸的第一脊部的形状。终止区域包括终止沟 槽，终止沟槽的一部分在第一方向上延伸。终止沟槽的长度大于第一沟槽的长度，沿着第一 方向来测量该长度。
[0007] 根据一个实施例，制造在具有第一主面的半导体衬底中包括晶体管阵列和终止区 域的半导体器件的方法包括:形成源极区域、漏极区域、本体区域和漂移区。该方法还包括： 在本体区域处形成栅电极，栅电极被配置为控制形成在本体区域中的沟道的导电性。栅电 极形成在第一沟槽中，沿着源极区域和漏极区域之间的第一方向设置本体区域和漂移区， 第一方向平行于第一主面。本体区域具有沿着第一方向延伸的第一脊部的形状。该方法还 包括:形成终止沟槽，终止沟槽的一部分在第一方向上延伸。终止沟槽的长度大于第一沟槽 的长度，沿着第一方向测量该长度。
[0008] 本领域技术人员将在阅读以下详细描述和附图的基础上明白附加特征和优势。
【附图说明】
[0009] 包括附图以提供本发明实施例的进一步理解，并且附图组成该说明书的一部分。 附图示出了本发明的实施例并与说明书一起用于解释原理。本发明的其他实施例以及许多 预期优势将通过参考以下详细描述而容易理解。附图的元件相对之间没有比例按比例绘 制。类似的参考标号表示对应的类似部件。
[0010] 图1A示出了根据实施例的半导体器件的水平截面图；
[0011] 图1B示出了半导体器件的截面图；
[0012] 图2A示出了根据又一实施例的半导体器件的水平截面图；
[0013] 图2B示出了沿着第一方向的半导体器件的截面图；
[0014] 图2C示出了沿着第二方向的半导体器件的其他部件的截面图；
[0015] 图3A示出了根据又一实施例的半导体器件的水平截面图；
[0016] 图3B示出了半导体器件的又一部分的截面图；
[0017] 图4示出了半导体器件的又一实施例的一部分的水平截面图；
[0018] 图5A至图5C示出了制造半导体器件的步骤；
[0019] 图6总结了制造半导体器件的方法。
【具体实施方式】
[0020] 以下将参照附图进行详细描述，其中附图形成说明书的一部分并通过可以实践本 发明的具体实施例来示出。关于这点，诸如"顶部"、"底部"、"前"、"后"、"头部"、"尾部"等的 方向术语参照所描述的附图的定向来描述。由于本发明实施例的部件可以以许多不通过内 的定向来定位，所以方向术语用于说明的目的而不用于限制。应该理解，可以使用其他实施 例并且在不背离权利要求限定的范围的情况下可以进行结构或逻辑改变。
[0021] 实施例的描述不是限制性的。具体地，以下所描述实施例的元件可以与不同示例 的元件进行组合。
[0022] 如本文所使用的，术语"具有"、"包含"、"包括"等是开放性的术语，其表示所提元 件或特征的存在，但是不排除附加元件或特征。定冠词"一个"和"该"用于包括多个以及单 个，除非另有明确指定。
[0023] 如说明书所使用的，术语"耦合"和/或"电耦合"不用于表示元件必须直接耦合到 一起，可以在"耦合"或"电耦合"的元件之间设置中间元件。术语"电连接"用于描述电连接 在一起的元件之间的低欧姆电连接。
[0024] 本说明书描述掺杂物的"第一"和"第二"导电类型时，半导体部分掺杂有该导电类 型。第一导电类型可以是P型且第二导电类型可以是η型，反之亦然。如通常所知的，根据源 极和漏极区域的掺杂类型或极性，诸如金属氧化物半导体场效应晶体管(M0SFET)的绝缘栅 场效应晶体管（IGFET)可以是η沟道或ρ沟道M0SFET。例如，在η沟道M0SFET中，源极和漏极区 域掺杂有η型掺杂物。在ρ沟道M0SFET中，源极和漏极区域掺杂有ρ型掺杂物。如清楚理解的， 在本说明书的上下文中，掺杂类型可以反转。如果使用方向性语言描述具体电流路径，这种 说明仅被理解为表示电流流动的路径而非极性，即，电流是否从源极流向漏极，反之亦然。 附图可以包括极性敏感性部件，例如二极管。如清楚理解的，给出这些极性敏感部件的具体 配置作为示例，并且根据第一导电类型表示η型还是ρ型，可以反转以实现所描述的功能。
[0025] 附图和说明书通过在掺杂类型"η"或"ρ"之后表示或"+"来示出相对掺杂浓度。 例如，"η_"表示的掺杂浓度低于"η"掺杂区域的掺杂浓度，而"η+"掺杂区域的掺杂浓度高于 "η"掺杂区域的掺杂浓度。相同的相对掺杂浓度的掺杂区域不是必须具有相同的绝对掺杂 浓度。例如，两个不同的"η"掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和说明 书中，为了更好的理解，通常掺杂部分被表示为"Ρ"或"η"掺杂。如清楚理解的，这种指定不 用于限制。掺杂类型可以是任意的，只要能够实现所描述功能即可。此外，在所有实施例中， 可以反转掺杂类型。
[0026] 本说明书中使用的术语"横向"或"水平"用于描述与半导体衬底或半导体本体的 第一表面平行的定向。这例如可以是晶圆或管芯的表面。
[0027] 在本说明书中的使用的术语"垂直"用于描述与半导体衬底或半导体本体的第一 表面垂直的定向。
[0028] 以下说明中使用的术语"晶圆"、"衬底"或"半导体衬底"可以包括具有半导体表面 的任何基于半导体的结构。晶圆和结构被理解为包括硅、绝缘体上硅（SOI)、蓝宝石上硅 (S0S)、掺杂和非掺杂半导体、由基本半导体基础支持的硅的外延层以及其他半导体结构。 半导体不需要是基于硅的。半导体也可以是硅锗、锗或砷化镓。根据其他实施例，碳化硅 (SiC)或氮化镓(GaN)可以形成半导体衬底材料。
[0029] 图1A示出了根据实施例的半导体器件的水平截面图。半导体器件1包括形成在半 导体衬底中的晶体管阵列10和终止区域20。晶体管阵列10包括源极区域201、漏极区域205、 本体区域220、漂移区260以及位于本体区域220处的栅电极210。栅电极210被配置为控制形 成在本体区域中的沟道的导电性。栅极介电层211可以设置在栅电极210和本体区域220之 间。本体区域220和漂移区260沿着源极区域201和漏极区域205之间的第一方向（例如，X方 向）设置。第一方向与第一主面平行。本体区域220具有沿第一方向延伸的第一脊部的形状。 更具体地，本体区域220通过半导体衬底中的相邻第一沟槽212被图案化为沿着第一方向延 伸的第一脊部。
[0030] 终止区域20包括终止沟槽272。终止沟槽272的一部分在第一方向（例如，X方向）上 延伸。终止沟槽272的长度大于第一沟槽212的长度，沿着第一方向来测量该长度。
[0031] 半导体器件1包括晶体管部分或晶体管阵列10,其中多个单个晶体管单元200可以 平行连接。例如，多个单个晶体管单元200可以包括公共的源极区域201和公共的漏极区域 205。此外，单个晶体管单元200中的每一个都包括栅电极210。例如，栅电极210可以被布置 在每个第一沟槽212中。可以以在晶体管阵列的边缘部分处不会发生源极区域201和漏极区 域205之间的短路的这种方式来设置终止沟槽272。
[0032]如图1A中进一步示出的，栅极介电层211在栅电极面对漏极区域205的侧面处具有 的厚度大于在栅电极210面对源极区域201的部分处的厚度。从而，可以进一步减小栅极-漏 极电容。然而，应清楚地理解，栅极介电层211的厚度可以被选择为提供期望的器件特性。如 图1A中进一步表示的，源极区域201可以经由源极接触件202连接至源极端203。此外，漏极 区域205可以经由漏极接触件206电连接至漏极端207。源极接触件202的长度可以被选择为 使得接近终止沟槽272的第一沟槽的阵列的边缘处的一些晶体管单元将不会电连接至源极 端。因此，可以进一步减小源极区域201和漏极区域205之间的泄露电流。
[0033]本体区域可以被掺杂为第二导电类型，而源极区域201和漏极区域205为第一导电 类型。本体区域220下方的半导体部分120可以掺杂有第一导电类型。通过参考标号300表示 用于利用第二导电类型的掺杂物来掺杂本体区域220的掩模的位置。参考标号310表示本体 区域220的边界，其中考虑了掺杂物的扩散。
[0034]根据一个实施例，平坦的源极接触线204可以设置在漂移区260的部分之上。源极 接触线204可以电连接至源极端203,并且其可以用作场板。
[0035] 图1B示出了也在图1A中示出的A-A'之间截取的截面图。具体地，图1B的截面图被 截取，从而与终止沟槽272和多个第一沟槽212相交。如图所示，终止沟槽272被设置在第一 沟槽212的阵列的侧面上。终止沟槽272可以延伸到比第一沟槽212更深的深度。此外，终止 沟槽可以具有比第一沟槽大的宽度，其中沿着相对于第一方向垂直的方向（例如，y方向）测 量该宽度。绝缘层271被设置在终止沟槽272的侧壁和底侧上。导电材料270可以填充在终止 沟槽272中。例如，导电材料270可以电耦合至源极端203。第一沟槽形成在半导体衬底100的 第一主面110中。介电层可以形成为对每个第一沟槽212的侧壁以及底侧和顶侧加衬。此外， 导电材料可以填充在沟槽212中以形成栅电极210。栅极连接线213可以将相邻的沟槽电连 接到一起。栅极连接线213可以电连接至栅极电位。根据一个实施例，如虚线所示，栅极连接 线213可以在终止沟槽之上布线。第一沟槽212将本体区域220图案化为第一脊部，其沿着第 一方向延伸。参考标号300a、300b不出了根据不同实施例的器件中的第一和第二导电类型 的半导体部分之间的边界。
[0036] 通常，试图将终止沟槽272设置为与第二导电类型的本体区域220直接接触，如参 考标号300b所示。在这种情况下，可以防止泄露电流在第一沟槽212的阵列的边缘部分处的 源极区域201和漏极区域205之间短路。然而，如稍后所解释的，由于工艺约束，有利地移动 该边界接近设置在第一沟槽的阵列边缘处的第一沟槽212。在这种情况下，该边界由参考标 号300a表不。
[0037]根据一个实施例，本体区域220的宽度dl或者相邻的第一沟槽212之间的距离可以 满足以下公式：
[0038] CUS2X ld，其中cU表示形成在栅极介电层211和本体区域220之间的界面处的耗尽 区的长度。例如，耗尽区的宽度可以确定为：
[0039]
[0040] 其中，ε5表示半导体材料的电容率(硅为11.9*ε〇)Λ表示玻尔兹曼常数（1.38066* 1(T23J/K)，T表示温度(例如，300K)，ln表示自然对数，Να表示半导体本体的杂质浓度，m表示 本征载流子浓度(在27 °C下，硅为1.45* 101Q)，q表示元电荷（1.6* 10-19C)。
[0041]通常，假设在晶体管中，处于对应于阈值电压的栅极电压处的耗尽区的长度对应 于耗尽区的最大宽度。例如，沿着半导体衬底100的第一主面110,第一沟槽之间的距离可以 近似为20-130nm，例如40-120nm。
[0042] 在导通的情况下，传导反转层形成在本体区域220和栅极介电层211之间的边界 处。因此，经由延伸区域或漂移区260,晶体管从源极区域201到漏极区域205处于传导状态。 在截止的情况下，不形成传导反转层，导致电流流动的阻挡。
[0043] 图2A示出了根据又一实施例的半导体器件的水平截面图。此外，对于参照图1A所 示的所有部件，图2A的实施例附加地包括在第一方向上延伸的场板沟槽252。场板沟槽252 在第一沟槽212和漏极区域205之间沿着第一方向布置。例如，场板沟槽可以在相邻沟槽之 间布置为d2的距离。根据一个实施例，场板沟槽d2之间的距离对应于阵列边缘处的场板沟 槽252与终止沟槽272之间的距离d3。
[0044] 当包括场板沟槽252的半导体器件截止时，漂移区260中的载流子可以由于场板沟 槽252的存在而更容易地耗尽。因此，可以增加漂移区260的掺杂浓度，导致所得器件的R Qn X A降低。当终止沟槽272和与终止沟槽272相邻的场板沟槽252之间的距离小于或等于场板沟 槽252之间的距离时，在截止的情况下，在晶体管阵列的边缘处不发生击穿。换句话说，如果 d3大于d2,则由于耗尽不会在整个宽度d3之上延伸，所以载流子可以在本体区域220和漏极 区域205之间流动。场介电层252可以设置在场板沟槽252的侧壁和底侧处。此外，导电材料 可以填充在场板沟槽中。导电材料250可以电连接至源极接触线204。源极接触线204可以电 耦合至源极端203。
[0045] 图2B示出了图2A所示半导体器件在I和Γ之间的截面图。截取该截面图以在相邻 的第一沟槽212之间横跨本体区域220与单个晶体管单元相交。I和Γ之间的方向对应于第 一方向。如图所示，源极区域201从第一主面110延伸到半导体衬底100的深度方向中，即相 对于第一主面110垂直。沿着与源极区域201和漏极区域205之间的第一主面110平行的第一 方向设置本体区域220和漂移区260。类似地，漏极区域205在衬底的深度方向上从第一主面 110延伸。如虚线所示，在附图所示平面前面和后面的平面中，与本体区域220相邻地设置第 一沟槽(栅极沟槽)212。以对应方式，场板沟槽252可以设置为与漂移区260相邻。第一沟槽 212和场板沟槽252在衬底的深度方向上从第一主面110延伸。从而，本体区域220被图案化 为第一脊部的形状。由于场板沟槽252的存在，漂移区260被图案化为第二脊部的形状。 [0046]图2B进一步示出了设置在本体区域220下方和部分漂移区260下方的本体接触部 分225。本体接触部分225将本体区域220连接至源极接触件202以避免会在该部分中形成的 寄生双极晶体管。此外，本体接触部分225在漂移区260下方延伸，使得在晶体管200的截止 状态下，漂移区260可以更容易耗尽。
[0047]图2C示出了还在图2A中示出的III和III'之间的半导体器件的截面图。截取该截 面图以与终止沟槽272和场板沟槽252相交。场板沟槽252和终止沟槽272形成在半导体衬底 100的第一主面110中。场板沟槽252可以延伸到与终止沟槽272相同的深度并具有相同的宽 度，沿着第二方向测量该宽度。绝缘层271、251设置在终止沟槽272和场板沟槽252的侧壁 处。导电材料270、250填充在终止沟槽272和场板沟槽252中。相同的材料可以填充在终止沟 槽272和场板沟槽252中，以在场板和终止沟槽之间提供电连接。如根据图2C而变得明显，终 止沟槽272与漂移区260相邻，并且在结构和几何方面与任何场板沟槽252类似。场板沟槽 252之间的距离d2可以等于或大于终止沟槽272和与终止沟槽272相邻的场板沟槽252之间 的距离d3。相邻的场板沟槽252之间的间距可以等于或大于相邻的第一沟槽(其中设置栅电 极)之间的间距。通常，术语"间距"表示相邻沟槽(例如，场板沟槽252或第一沟槽212)的宽 度和距离的总和。因此，如果场板沟槽252和第一沟槽212具有相同的间距，则场板沟槽252 之间的距离和第一沟槽之间的距离的关系取决于每个沟槽的宽度。如果场板沟槽252之间 的宽度大于第一沟槽212之间的宽度，则场板沟槽之间的距离小于第一沟槽212之间的距 离。
[0048]根据概念，当制造晶体管(其中通过半导体衬底中的相邻的第一沟槽，本体区域被 图案化为沿第一方向延伸的第一脊部）时，一个单掩模可用于从被蚀刻的沟槽中去除氧化 硅，并且用于执行掺杂工艺以限定掺杂本体区域。通过使用单个掩模，可以实现剩余氧化物 部分和掺杂部分之前的完美自对准。在本说明书的上下文中，术语"单个掩模"用于表示该 掩模可以在执行第一处理之后被进一步修改。例如，在执行第一处理之后，掩模可以被整理 (即，在其边缘处被蚀刻）。使用单个掩模的概念可以被进一步改进，使得在一侧上掺杂的本 体区域被布置为非常接近终止沟槽272。在另一侧上，与漂移区260相邻的绝缘材料应该保 持在终止沟槽272的侧壁处。
[0049] 根据一个实施例，这可以通过将终止沟槽272划分为第一终止沟槽部分272b (与第 一沟槽212相邻)和第二终止沟槽部分272a(与场板沟槽252相邻)来完成。可以完成处理以 在与漂移区260相邻的侧壁处保持厚介电层271，并且同时移动掺杂本体区域220在空间关 系上接近第一终止沟槽部分272b。根据图3A所示的实施例，第一终止沟槽部分272b的宽度 小于第二终止沟槽部分272a的宽度。例如，第一沟槽212可以在终止沟槽272的方向上偏移 以在第一沟槽212与第一终止沟槽部分272b之间具有小距离。由于第一终止沟槽部分272b 和第二终止沟槽部分272a的不同宽度，第二终止沟槽部分272a可以被设置为沿着第二方向 与第一沟槽212重叠。因此，可以使用完全覆盖第二终止沟槽部分272a的掩模，使得不从第 二终止沟槽部分272a的侧壁去除介电层。例如，当使用一个单个掩模用于去除介电层和用 于执行掺杂工艺时，可以使用这种掩模。通过参考标号300表示掩模的位置。
[0050] 图3B示出了还在图3A中示出的A和A'之间的截面图。截取该截面图以与第一终止 沟槽部分272b和第一沟槽212相交。如还在图3A中所示出的，由于蚀刻掩模300的位置，从第 一终止沟槽部分272b面对第一沟槽212的侧壁去除介电层271的一部分。
[0051] 由于在第一沟槽212的侧壁上形成栅极介电层211的进一步处理，并且栅极介电层 212形成在第一终止沟槽部分272b的"内"侧壁上。此外，由于该组合掩模的位置，掺杂本体 区域220延伸到第一终止沟槽部分272b。
[0052] 根据又一实施例，第一和第二终止沟槽部分的导电材料可以相互绝缘。图4A示出 了这种实施的示例，图4A示出了第一终止沟槽部分272b和第二终止沟槽部分272a是终止沟 槽272的部件。场介电层271形成在第二终止沟槽部分272a的侧壁处。此外，较薄的栅极介电 层211形成在第一终止沟槽部分272b的"内"侧壁处。在终止沟槽的两个部分之间，场介电层 271可以执行形成在第一和第二终止沟槽部分272b、272a中的导电材料之间的电隔离。第一 导电材料270a形成在第一终止沟槽部分272b中，以及第二导电材料270a形成在第二终止沟 槽部分272a中。应清楚地理解，第一和第二导电材料270a、270b可以包括相同材料。例如，第 一导电材料270b可以电连接至栅极端214,并且第二导电材料270a可以电连接至源极端 203。应清楚地理解，根据器件的需求，任何其他端子可以电连接至任何这些导电材料。如虚 线所示，栅电极210可以通过栅极连接线213电连接至栅极端214。栅极连接线213可以在终 止沟槽272之上布线。
[0053]例如，第一终止沟槽部分272b可以延伸到比第二终止沟槽部分272a小的深度。根 据一个实施例，可以在具有两个不同宽度的沟槽中使用蚀刻工艺来形成这种终止沟槽。由 于不同的宽度，可以执行第二终止沟槽部分272a中的蚀刻以延伸到深于第一终止沟槽部分 272b的深度。
[0054]通过形成具有不同部分的终止沟槽272,终止沟槽的每个部分可以在几何和结构 方面适用于每个部分周围的需求。例如，对于与场板沟槽相邻的场板沟槽部分，期望与漂移 区260相邻的场介电层271具有较大的厚度，并且第二终止沟槽部分和相邻的场板沟槽252 之间的距离等于或小于相邻的场板沟槽之间的距离。在另一侧上，对于与第一沟槽212相邻 的第一终止沟槽部分272b，期望掺杂的本体区域220延伸到终止沟槽。由于这种概念，终止 沟槽的每个部分可以被调整为符合周围的需求。
[0055] 根据一个实施例，半导体器件包括多个单个晶体管单元10,它们可以并联连接。单 个晶体管单元200的图案化可以沿着第一和第二方向重复和镜像。终止沟槽272可以设置为 包围晶体管阵列。单个晶体管单元200和终止沟槽272可以以上面描述的任何方式来实施。
[0056] 图5A至头5C示出了当分别使用公共掩模或一个单个掩模用于去除介电材料和用 于执行掺杂工艺而形成半导体器件的步骤。
[0057] 用于解释制造工艺的细节的开始点是半导体衬底，其包括被蚀刻的第一沟槽212 以及限定场板沟槽的被蚀刻当第二沟槽252。执行各种掺杂工艺用于限定漏极区域205和本 体接触部分225。氧化硅层401形成在结构之上。由于沟槽的不同宽度，第一沟槽212完全用 氧化硅层填充，而氧化硅层在场板沟槽252的侧壁和底侧上形成场介电层251。硬掩模层300 形成在所得到的结构之上，并且被图案化留下第一沟槽212的一部分以及未覆盖的第一沟 槽212之间的半导体材料。
[0058]图5A示出了这种结构的示例。如图5A的左方部分所示的，第一沟槽212的右方部分 被硬掩模层300覆盖，而第一沟槽的左方部分没有被覆盖。图5A的右方部分示出了衬底的截 面图，其示出被硬掩模300覆盖的第一沟槽212和场板沟槽252。如箭头所示，执行蚀刻步骤 以从未覆盖的部分去除氧化硅层411。结果，从第一沟槽212的左方侧壁完全去除氧化硅层 411，并且小部分保留在第一沟槽212的底部中。此外，从第一主面110去除氧化硅层411。 [0059]此外，如图5B的右方部分中的箭头所示，执行倾斜离子注入步骤。执行倾斜离子注 入步骤以掺杂设置在附图所示平面的前面和后面的半导体部分中的半导体部分。更具体 地，由于该掺杂步骤，相邻的第一沟槽212之间本体部分(还在图5B的左方部分中示出)被掺 杂。由于用于执行蚀刻氧化硅层411和掺杂本体区域220的这些工艺的一个单个掩模300的 使用，可以改善这些部分的对准。通常，掩模300可以被进一步修改，例如通过向后拉使得考 虑离子注入期间的移动来执行对准。可以根据工艺需求来选择步骤的连续。
[0060] 图5C示出了根据实施例的在执行处理之后的包括终止沟槽272的第一沟槽212的 截面图。图5C的截面图的部分近似对应于图3B的截面图的部分。根据该实施例，介电层271 位于终止沟槽的"内"侧壁上的部分被去除并且被薄栅极介电层211替代，而该介电层位于 终止沟槽的侧壁上的下部被保持。因此，介电层271在终止沟槽中的导电材料与半导体本体 之间提供充分的绝缘。晶体管的本体区域220延伸到终止沟槽272中。
[0061] 图6示出了制造包括晶体管阵列和终止区域的半导体器件的步骤。如图所示，该方 法包括形成源极区域、漏极区域、本体区域、漂移区和位于本体区域处的栅电极(S100)。栅 电极被配置为控制形成在本体区域中的沟道的导电性，本体区域和漂移区在源极区域和漏 极区域之间沿着第一方向设置，第一方向平行于第一主面。通过半导体衬底中的相邻第一 沟槽，本体区域被图案化为沿着第一方向延伸的第一脊部。该方法还包括形成终止沟槽 (S110)。终止沟槽的一部分在第一方向上延伸，终止沟槽的长度大于栅极沟槽的长度，沿着 第一方向测量该长度。根据又一实施例，半导体器件可以是诸如桥电路、转换器、反相器和 电机驱动器的电子设备中的部件。因此，又一实施例涉及包括上面所述的半导体器件的这 种电子设备。
[0062]尽管本文示出和描述了具体实施例，但本领域技术人员应该理解，在不背离本发 明的范围的情况下可以针对所示和所述具体实施例替换各种修改和/或等效实施。本申请 用于覆盖本文所讨论的具体实施例的任何修改或变化。因此，本发明仅通过权利要求及其 等效物来限定。
【主权项】
1. 一种半导体器件（I)，形成在具有第一主面（Iio)的半导体衬底（100)中，所述半导体 器件包括： 晶体管阵列（10)和终止区域(20)，所述晶体管阵列（10)包括： 源极区域(201); 漏极区域(205); 本体区域(220); 漂移区（260); 和栅电极(210)，位于所述本体区域(220)处，所述栅电极(210)被配置为控制形成在所 述本体区域(220)中的沟道的导电性，所述栅电极(210)被设置在所述第一沟槽(212)中，所 述本体区域(220)和所述漂移区（260)在所述源极区域(201)和所述漏极区域(205)之间沿 第一方向设置，所述第一方向平行于所述第一主面，所述本体区域(220)具有沿所述第一方 向延伸的第一脊部的形状， 所述终止区域(20)包括终止沟槽(272)，所述终止沟槽(272)的一部分沿所述第一方向 延伸，所述终止沟槽(272)的长度大于所述第一沟槽(212)的长度，所述长度是沿着所述第 一方向进行测量的。2. 根据权利要求1所述的半导体器件（1)，其中所述第一沟槽（212)将所述本体区域 (220)图案化为脊部的形状。3. 根据权利要求1所述的半导体器件（1)，其中绝缘层(271)被设置在所述终止沟槽的 侧壁和底侧上，并且导电材料(270)被填充到所述终止沟槽(272)中。4. 根据权利要求1至3中任一项所述的半导体器件（1)，其中所述晶体管阵列（10)还包 括沿所述第一方向延伸的多个场板沟槽（252)，在所述第一沟槽（212)和所述漏极区域 (205)之间沿所述第一方向布置所述场板沟槽(252)。5. 根据权利要求4所述的半导体器件（1)，其中所述场板沟槽(252)之间的距离等于或 大于所述终止沟槽(272)和与所述终止沟槽(272)相邻的所述场板沟槽之间的距离。6. 根据权利要求4所述的半导体器件（1)，其中所述终止沟槽(272)的一部分的宽度等 于所述场板沟槽(252)的宽度，所述宽度是在垂直于所述第一方向的方向上进行测量的。7. 根据权利要求1至6中任一项所述的半导体器件（1)，其中所述终止沟槽(272)的宽度 沿着所述第一方向变化。8. 根据权利要求4所述的半导体器件（1)，其中所述终止沟槽(272)包括与所述第一沟 槽(212)相邻的第一终止沟槽部分(272b)以及与所述场板沟槽(252)相邻的第二终止沟槽 部分(272a)。9. 根据权利要求8所述的半导体器件（1)，其中所述第一终止沟槽部分(272b)的宽度小 于所述第二终止沟槽部分(272a)的宽度。10. 根据权利要求8或9所述的半导体器件（1)，还包括所述第一终止沟槽部分(272b)中 的导电材料和所述第二终止沟槽部分(272a)中的导电材料，所述第一终止沟槽部分(272b) 中的导电材料与所述第二终止沟槽部分(272a)中的导电材料绝缘并且分别与不同的端子 连接。11. 根据权利要求8至10中任一项所述的半导体器件（1)，其中所述第一终止沟槽部分 (272b)的深度小于所述第二终止沟槽部分(272a)的深度。12. 根据权利要求8至11中任一项所述的半导体器件（I)，其中导电材料(270)被设置在 所述终止沟槽(272)中，并且所述导电材料通过绝缘层与相邻的半导体材料绝缘，其中所述 绝缘层在所述第二终止沟槽部分(272a)中的厚度大于在所述第一终止沟槽部分(272b)中 的厚度。13. 根据权利要求10所述的半导体器件（1)，其中所述第一终止沟槽部分(272b)中的所 述导电材料与栅极端连接，将所述栅极端与所述栅电极(210)连接的栅极连接线在所述第 一终止沟槽部分(272b)之上布线。14. 根据权利要求4至13中任一项所述的半导体器件（1)，其中相邻的场板沟槽(252)之 间的间距等于或大于相邻的第一沟槽(212)之间的间距。15. 根据权利要求1至14中任一项所述的半导体器件（1)，其中通过所述终止沟槽(272) 包围所述晶体管阵列（10)。16. 根据权利要求1至15中任一项所述的半导体器件（1)，其中所述终止沟槽(272)的一 部分的深度大于所述终止沟槽(272)的另一部分的深度。17. -种制造半导体器件（1)的方法，所述半导体器件（1)在具有第一主面的半导体衬 底(100)中包括晶体管阵列（10)和终止区域(20)，所述方法包括： 形成源极区域(201)、漏极区域(205)、本体区域(220)和 漂移区（260);以及 在所述本体区域(220)处形成栅电极(210)，所述栅电极(210)被配置为控制形成在所 述本体区域(220)中的沟道的导电性，所述栅电极(210)形成在第一沟槽(212)中，所述本体 区域(220)和所述漂移区（260)在所述源极区域(201)和所述漏极区域(205)之间沿第一方 向设置，所述第一方向平行于所述第一主面，所述本体区域(220)具有沿所述第一方向延伸 的第一脊部的形状， 形成终止沟槽（272)，所述终止沟槽(272)的一部分在所述第一方向上延伸，所述终止 沟槽(272)的长度大于所述第一沟槽(212)的长度，所述长度是沿着所述第一方向进行测量 的。18. 根据权利要求17所述的方法，还包括:形成在所述第一方向上延伸的多个场板沟槽 (252)。19. 根据权利要求18所述的方法，其中使用联合处理步骤形成所述终止沟槽(272)和所 述场板沟槽(252)。20. 根据权利要求17所述的方法，还包括:在所述终止沟槽的侧壁和底侧上形成绝缘层 (271)并且在所述终止沟槽(272)中填充导电材料(270)。21. 根据权利要求18至20中任一项所述的方法，其中使用一个公共的光掩模图案化所 述终止沟槽(272)和所述场板沟槽(252)。22. 根据权利要求18至21中任一项所述的方法，其中形成所述栅电极(210)包括在所述 第一主面中形成多个第一沟槽(212)，所述第一沟槽(212)在所述第一方向上延伸。23. -种电子设备，包括根据权利要求1至16中任一项所述的半导体器件（1)，所述电子 设备是从桥电路、转换器、逆变器和电机驱动器的组中选择的。
【文档编号】H01L21/336GK105895701SQ201610082830
【公开日】2016年8月24日
【申请日】2016年2月5日
【发明人】A·迈泽尔, F·希尔勒, T·施勒塞尔
【申请人】英飞凌科技股份有限公司