一种槽栅mos的制作方法
【专利摘要】本发明属于功率半导体技术领域，特别涉及一种槽栅MOS。相比传统的槽栅型，本发明的P型体区和衬底直接连接，将传统的低掺杂外延层替换为槽栅下方的重掺杂N区，体区和重掺杂N区之间弧形的耗尽线有效防止了器件的穿通击穿，而重掺杂N区减小了器件的正向导通电阻。同时与传统的N沟道器件使用N外延不同，该发明在N沟道器件使用P型外延，防止了传统槽栅MOSFET推进P+区时可能对阈值电压生的影响。
【专利说明】
_种槽栅MOS
技术领域
[0001 ]本发明属于功率半导体技术领域，特别涉及一种槽栅M0S。
【背景技术】
[0002] 在功率VDMOS器件中，槽栅型VDMOS器件由于和平面栅型VDMOS比较具有更小的导 通电阻，元胞尺寸更小而广泛应用于开关电路中。在评价功率MOSFET的效能时，雪崩击穿电 压和击穿发生的位置是两个重要参数。在关态下，漏极相对源极接高电位，在沟槽底部拐角 处电场强度最高，因此雪崩击穿通常在此处发生。雪崩效应产生的热载流子会损伤氧化层， 所以人们一直希望改进器件结构使得击穿发生在远离沟槽的体内。还有一个重要参数是阈 电压。所谓阈电压就是使紧邻沟槽的体区表面形成反型层所需的栅电压。通常我们希望阈 电压是个较小的值，这就需要体区轻掺杂，但是当体区轻掺杂时耗尽层的扩展速度会比较 快，这会使得在反向阻断状态下耗尽层通过沟道向源区扩展时发生源漏穿通的几率增大，。
[0003] 针对该问题，本专利提出一种槽栅M0S，降低了在反型时发生穿通击穿的几率，并 在保证耐压的同时导通电阻得到较大的降低。
【发明内容】
[0004] 本发明针对上述问题，提出一种槽栅MOS。
[0005] 本发明的技术方案:一种槽栅M0S，包括从下至上依次层叠设置的漏极电极1、N型 重掺杂单晶娃衬底2和P型外延层4;所述P型外延层4上层具有槽栅结构6、N+重掺杂源区5和 P+重掺杂区9,所述槽栅结构6为闭环结构，在器件俯视图中呈"口"字形，所述槽栅结构6由 栅氧化层7和位于栅氧化层7中的栅电极构成;所述栅氧化层7与P型外延层4和N+重掺杂源 区5接触;所述N+重掺杂源区5接触为闭环结构，在器件俯视图中呈"口"字形，所述P+重掺杂 区9与N+重掺杂源区5接触，所述P+重掺杂区9的上表面与部分N+重掺杂源区5的上表面具有 源极电极8,且P+重掺杂区9和N+重掺杂源区5与源极电极8形成欧姆接触;所述P型外延层4 中还具有N型漂移区3,所述N型漂移区3的底部与N型重掺杂单晶硅衬底2接触，槽栅结构6下 端位于N型漂移区3的上端中，且N型漂移区3和P型外延层4的冶金结面呈弧形。
[0006] 本发明的有益效果有以下几点：
[0007] (1)雪崩击穿点位于N+衬底2和P外延层4的交界面，离槽栅较远，这大大减弱了雪 产生的热载流子对trench氧化层造成的损伤。
[0008] (2)有较高的源漏穿通电压，由于N漂移区3和P型外延层区4形成的结为凸形，在同 样的反偏压下，耗尽层将更多向N漂移区3扩展。也就是说沟道区耗尽层向源区的扩展速度 变得更慢。
[0009] (3)在常规槽栅MOS中，为了形成全耗尽，N漂移区的掺杂浓度须低于一定值，这会 增大器件的导通电阻。另外，常规槽栅MOS槽栅底部拐角处的电场强度很大，会加速底部拐 角处栅氧化层的损伤，使器件的可靠性降低。而在本发明中，N漂移区3可以具有较高的掺杂 浓度，且由于P-/N结的耗尽层展宽至一定距离后会将槽栅拐角屏蔽，此处的电场强度较常 规结构可以大大降低，器件的导通电阻也会降低。
【附图说明】
[0010] 图1是本发明所提供的一种槽栅MOS的三维立体示意图；
[0011] 图2是本发明所提供的一种槽栅MOS在反向耐压时的耗尽线示意图；
[0012] 图3是本发明生长外延工艺流程中外延了 P区后的结构示意图；
[0013] 图4是本发明深槽刻蚀工艺流程中刻蚀形成深槽后的结构示意图；
[0014] 图5是本发明高能离子注入流程中不同能量磷离子注入后结构示意图；
[0015] 图6是本发明高温退火工艺流程中扩散形成N漂移区后的结构示意图；
[0016] 图7是本发明热生长工艺流程中生长形成侧壁栅氧化层后的结构示意图；
[0017] 图8是本发明表面掺杂工艺流程中形成N+源区区后的结构示意图；
【具体实施方式】
[0018] 下面结合附图对本发明进行详细的描述
[0019] 本发明的一种槽栅M0S，其基本结构如图1所示，包括从下至上依次层叠设置的漏 极电极1、N型重掺杂单晶硅衬底2和P型外延层4;所述P型外延层4上层具有槽栅结构6、N+重 掺杂源区5和P+重掺杂区9,所述槽栅结构6为闭环结构，在器件俯视图中呈"口"字形，所述 槽栅结构6由栅氧化层7和位于栅氧化层7中的栅电极构成;所述栅氧化层7与P型外延层4和 N+重掺杂源区5接触;所述N+重掺杂源区5接触为闭环结构，在器件俯视图中呈"口"字形，所 述P+重掺杂区9与N+重掺杂源区5接触，所述P+重掺杂区9的上表面与部分N+重掺杂源区5的 上表面具有源极电极8,且P+重掺杂区9和N+重掺杂源区5与源极电极8形成欧姆接触;所述P 型外延层4中还具有N型漂移区3,所述N型漂移区3的底部与N型重掺杂单晶硅衬底2接触，槽 栅结构6下端位于N型漂移区3的上端中，且N型漂移区3和P型外延层4的冶金结面呈弧形。
[0020] 本发明的工作原理为：
[0021] (1)器件的正向导通：
[0022] 本发明所提供的一种槽栅M0S，其正向导通时的电极连接方式为:漏极电极1接高 电位，源极电极8接低电位，栅电极6外加栅电位。
[0023] 当漏极电极1相对于源极电极8加零电压，栅电极6上加零电位时，P型外延层4和栅 氧化层7交界处没有形成反型层，无电流通道形成，因此此时没有电流流过。
[0024]当漏极电极1相对于源极电极8加正电压，栅电极6上加正电位时，与栅氧化层7接 触的P型外延层4表面产生载流子积累层，当外加栅电位增加至阈值电压时，P型外延层4表 面形成反型层，为载流子提供一条低阻通道，此时器件开启。
[0025] (2)器件的反向阻断：
[0026]本发明所提供的一种槽栅M0S，其反向阻断时的电极连接方式为:漏极电极1接高 电位，源极电极8和栅电极6短接且接低电位。
[0027] 外加零偏压时，电子的导电通路已经不存在，继续增加反向电压时，P型外延层4下 方的N型漂移区3将被进一步耗尽，耗尽层将向靠近漏极1 一侧扩展以承受反向电压。如图2 所示为反向耐压时器件的耗尽线图，与普通槽栅MOS不同，该结构靠近N型重掺杂衬底区2的 P型外延层4采用轻掺杂，反向阻断时，P型外延层4和N型区相互耗尽，形成电荷平衡，在保证 同样击穿电压的情况下，可以大幅度的提高N型区的掺杂浓度，减小导通电阻。本发明中N型 漂移区3采用弧形结构，耗尽线为弧形结构，越往外越难扩展，与普通槽栅MOS结构相比，不 容易发生穿通击穿。此外，由于N型区可采用多次离子注入形成，掺杂浓度可调，靠近槽栅底 部的部分N型区3可以采用轻掺杂，使得本发明的槽栅MOS更不容易发生穿通击穿。
[0028]本发明结构可以用以下方法制备得到，工艺步骤为：
[0029 ] 1、单晶硅准备。采用N型重掺杂单晶硅衬底2，晶向为〈100>。
[0030] 2、外延生长。采用气相外延方法生长P型外延层4,如图3所示，每次外延掺杂浓度 可以改变。
[0031] 3、深槽刻蚀，如图4。
[0032] 4、形成N漂移区。通过trench底部进行磷离子注入在P-/N+交界面和trench底部之 间形成N漂移区。图5、6为一种制作方法示例:通过trench底部进行一次高能量的磷离子注 入在trench下方的N+/P-交界面形成N埋层，再通过trench底部进行一次低能量的磷离子注 入在邻近trench底部的P-外延层中形成N埋层。注意第二个N埋层在第一个N埋层的正上方 且这两个埋层是隔开的。在随后进行的高温推结过程中（如900°C)，位于trench底部P-外延 层中的N埋层向下扩散，位于trench下方N+/P-交界面处的N埋层向上扩散，最终汇合后形成 一片连接trench底部和N+衬底的N型漂移区。
[0033] 5、制备栅结构。在trench底部和侧壁生长热氧化层，典型厚度约为500A。在trench 中淀积N+多晶硅作栅电极，典型浓度为5 X IO19Ciif3，如图7。
[0034] 6、形成P重掺杂区。
[0035] 7、形成N+源掺杂区，如图8。
[0036] 8、正面金属化阳极。在整个器件表面溅射一层金属铝，形成金属区。
[0037] 9、背面减薄、金属化，形成漏极电极。
【主权项】
1.一种槽栅MOS，包括从下至上依次层叠设置的漏极电极（I)、N型重掺杂单晶硅衬底 (2)和P型外延层(4);所述P型外延层(4)上层具有槽栅结构(6)、N+重掺杂源区（5)和P+重掺 杂区（9)，所述槽栅结构(6)为闭环结构，在器件俯视图中呈"口"字形，所述槽栅结构(6)由 栅氧化层(7)和位于栅氧化层(7)中的栅电极构成;所述栅氧化层(7)与P型外延层(4)和N+ 重掺杂源区（5)接触;所述N+重掺杂源区（5)接触为闭环结构，在器件俯视图中呈"口"字形， 所述P+重掺杂区（9)与N+重掺杂源区（5)接触，所述P+重掺杂区（9)的上表面与部分N+重掺 杂源区（5)的上表面具有源极电极(8)，且P+重掺杂区（9)和N+重掺杂源区（5)与源极电极 (8)形成欧姆接触;所述P型外延层(4)中还具有N型漂移区（3)，所述N型漂移区（3)的底部与 N型重掺杂单晶硅衬底(2)接触，槽栅结构(6)下端位于N型漂移区（3)的上端中，且N型漂移 区（3)和P型外延层(4)的冶金结面呈弧形。
【文档编号】H01L29/06GK105914235SQ201610529272
【公开日】2016年8月31日
【申请日】2016年7月6日
【发明人】李泽宏, 陈哲, 曹晓峰, 李爽, 陈文梅, 任敏
【申请人】电子科技大学