改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法
【专利摘要】本发明提供了一种改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，包括：对包含逻辑区和存储区的晶圆执行浅槽嵌壁光刻工艺，以在逻辑区形成光刻胶层；对存储区的浅沟槽隔离执行第一次部分湿法刻蚀；执行第二次浅槽嵌壁光刻工艺，由此去除第一次部分湿法刻蚀造成的光刻胶表面的不平整；对浅沟槽隔离执行第二次部分湿法刻蚀，以使得浮栅结构高出浅沟槽隔离的高度满足浅槽嵌壁深度要求；在存储区执行ONO层生长。
【专利说明】
改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法
技术领域
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法。
【背景技术】
[0002]闪存器件由于擦写速度要求在存储区采用浅槽嵌壁(CRS)工艺，增加0N0(0xide-Nitride-Oxide，氧化物/氮化物/氧化物，一般为二氧化硅/氮化硅/ 二氧化硅)的面积从而提高耦合率。
[0003]由于浅槽嵌壁需要通过湿法刻蚀工艺来完成，对湿法刻蚀光阻侵蚀能力存在一定程度的挑战。
[0004]但是，如图1所示，在现有技术的浅槽嵌壁工艺中，湿法刻蚀易发生光阻剥落，导致浅槽嵌壁刻蚀阻挡，最终影响器件耦合率，对良率及可靠性存在直接的影响。
[0005]因此，希望能够提供一种能够有效改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法。
【发明内容】
[0006]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法。
[0007]为了实现上述技术目的，根据本发明，提供了一种改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，包括:
[0008]第一步骤:对包含逻辑区和存储区的晶圆执行浅槽嵌壁光刻工艺，以在逻辑区形成光刻胶层；
[0009]第二步骤:对存储区的浅沟槽隔离执行第一次部分湿法刻蚀；
[0010]第三步骤:执行第二次浅槽嵌壁光刻工艺，由此去除第一次部分湿法刻蚀造成的光刻胶表面的不平整；
[0011]第四步骤:对浅沟槽隔离执行第二次部分湿法刻蚀，以使得浮栅结构高出浅沟槽隔离的高度满足浅槽嵌壁深度要求；
[0012]第五步骤:在存储区执行ONO层生长。
[0013]优选地，在第一步骤，存储区中形成有被浅沟槽隔离隔开的在有源区中形成的浮栅结构。
[0014]优选地，晶圆为硅衬底晶圆。
[0015]优选地，在第二步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面。
[0016]优选地，第一次浅槽嵌壁光刻工艺和第二次浅槽嵌壁光刻工艺采用相同的浅槽嵌壁光刻工艺。
[0017]优选地，在第四步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面。
[0018]优选地，第一次部分湿法刻蚀和第二次部分湿法刻蚀采用相同的湿法刻蚀工艺。
[0019]优选地，在第五步骤中去除逻辑区的光刻胶层。
[0020]本发明涉及采用双光刻方案，解决了浅槽嵌壁湿法刻蚀工艺中面临的光阻剥落从而导致刻蚀阻挡影响最终耦合率这一问题。
【附图说明】
[0021]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0022]图1示意性地示出了现有技术中存在的浅槽嵌壁湿法刻蚀光阻剥落导致的刻蚀阻挡的缺陷。
[0023]图2示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的第一步骤。
[0024]图3示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的第二步骤。
[0025]图4示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的第三步骤。
[0026]图5示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的第四步骤。
[0027]图6示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的第五步骤。
[0028]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0029]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0030]本发明采用浅槽嵌壁双光刻方案，有效的解决了湿法刻蚀过程中面临的光阻剥落问题，防止了浅槽嵌壁刻蚀阻挡，保证了闪存阵列的耦合率。
[0031]下面将结合附图来描述本发明的具体优选实施例。
[0032]图2至图6示意性地示出了根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法的各个步骤。
[0033]如图2至图6所示，根据本发明优选实施例的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法包括:
[0034]第一步骤:对包含逻辑区和存储区的晶圆执行浅槽嵌壁光刻工艺，以在逻辑区形成光刻胶层;其中，存储区中形成有被浅沟槽隔离20隔开的在有源区10中形成的浮栅结构30，如图2所不；一般，晶圆为娃衬底晶圆。
[0035]第二步骤:对存储区的浅沟槽隔离执行第一次部分湿法刻蚀；由此可以减少湿法刻蚀侵蚀光阻的时间;在第二步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面(如图3中虚线框出的部分所示)，但是无光刻胶剥落现象发生，如图3所示。
[0036]第三步骤:进行第二次浅槽嵌壁光刻工艺，由此去除第一次部分湿法刻蚀造成的光刻胶表面的不平整，如图4所示；由于浅槽嵌壁光刻为整个闪存阵列显开，对特征尺寸精度要求不高，所以双光刻方案可行性较高。
[0037]优选地，第一次浅槽嵌壁光刻工艺和第二次浅槽嵌壁光刻工艺采用相同的浅槽嵌壁光刻工艺。
[0038]第四步骤:对浅沟槽隔离执行第二次部分湿法刻蚀，以使得浮栅结构30高出浅沟槽隔离的高度满足浅槽嵌壁深度要求，如图5所示;在第四步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面(如图5中虚线框出的部分所示)，但是无光刻胶剥落现象发生。
[0039]优选地，第一次部分湿法刻蚀和第二次部分湿法刻蚀采用相同的湿法刻蚀工艺。
[0040]第五步骤:在存储区执行ONO层40生长。进一步地，会在第五步骤中去除逻辑区的光刻胶层。
[0041 ]最终浅槽嵌壁形貌正常，执行ONO生长后形貌也正常，闪存耦合率得到保证，如图6所示。
[0042]本发明的双光刻方案通过两次光刻，并减少单步湿法刻蚀时间的方法，有效的防止了光刻胶剥落而导致的刻蚀阻挡，能保证器件的耦合率并提升整个闪存阵列的阈值电压分布窗口，有效地提升了产品性能。
[0043]本发明可有效地针对浅槽嵌壁这类大块区域显影，对特征尺寸精度要求不高的光刻工艺，双光刻方案第二次曝光不会因表面形貌的改变而影响光刻的效果。
[0044]在本发明中，两次湿法刻蚀的总量要保持与原始方案一致，从而在保证耦合率不变的前提下改善刻蚀阻挡缺陷。在第二次光刻时，由于已进行了一次部分湿法刻蚀而形成了一定的浅槽，第二次光刻的显影程式的优化避免了在浅槽中有光阻残留的现象。
[0045]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0046]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于包括: 第一步骤:对包含逻辑区和存储区的晶圆执行浅槽嵌壁光刻工艺，以在逻辑区形成光刻胶层； 第二步骤:对存储区的浅沟槽隔离执行第一次部分湿法刻蚀； 第三步骤:执行第二次浅槽嵌壁光刻工艺，由此去除第一次部分湿法刻蚀造成的光刻胶表面的不平整； 第四步骤:对浅沟槽隔离执行第二次部分湿法刻蚀，以使得浮栅结构高出浅沟槽隔离的高度满足浅槽嵌壁深度要求； 第五步骤:在存储区执行ONO层生长。2.根据权利要求1所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，在第一步骤，存储区中形成有被浅沟槽隔离隔开的在有源区中形成的浮栅结构。3.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，晶圆为娃衬底晶圆。4.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，在第二步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面。5.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，第一次浅槽嵌壁光刻工艺和第二次浅槽嵌壁光刻工艺采用相同的浅槽嵌壁光刻工艺。6.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，在第四步骤中，逻辑区的光刻胶层表面被刻蚀以形成不平整表面。7.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，第一次部分湿法刻蚀和第二次部分湿法刻蚀采用相同的湿法刻蚀工艺。8.根据权利要求1或2所述的改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，其特征在于，在第五步骤中去除逻辑区的光刻胶层。
【文档编号】H01L21/8247GK105931994SQ201610357144
【公开日】2016年9月7日
【申请日】2016年5月25日
【发明人】殷冠华, 陈昊瑜, 秦佑华
【申请人】上海华力微电子有限公司