具有并联电阻器的高压器件的制作方法
【专利摘要】高压半导体器件包括：设置在衬底中的具有第一导电类型的源极和具有第一导电类型的漏极；第一介电组件，设置在源极和漏极之间的衬底的表面上；漂移区，设置在衬底中，其中，漂移区具有第一导电类型；第一掺杂区，具有第二导电类型并且设置在介电组件下方的漂移区内，第二导电类型与第一导电类型相反；第二掺杂区，具有第二导电类型并且设置在漂移区内，其中，第二掺杂区至少部分地围绕源极和漏极中的一个；电阻器，直接设置在介电组件上；以及栅极，直接设置在介电组件上，其中，栅极电连接至电阻器。本发明的实施例还涉及具有并联电阻器的高压器件。
【专利说明】
具有并联电阻器的高压器件
技术领域
[0001]本发明的实施例涉及集成电路器件，更具体地，涉及具有并联电阻器的高压器件。
【背景技术】
[0002]半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代1C，其中，每一代IC都比前一代IC具有更小和更复杂的电路。然而，这些进步已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小组件)减小。
[0003]这些IC包括高压半导体器件。随着几何尺寸不断地按比例缩小，对于现有的高压半导体器件来说，实现特定性能标准已经变得越来越困难。作为实例，击穿电压可以成为对传统的高压半导体器件的性能限制。在传统的高压半导体器件中，通过减少漂移区掺杂来改进击穿电压可以导致器件的开态电阻的不期望的增大。
[0004]因此，虽然现有的高压半导体器件对于它们的预期目的通常已经能够满足，但是它们不是在每个方面都已完全令人满意。
【发明内容】
[0005]本发明的实施例提供一种器件，包括:源极和漏极，设置在衬底中，所述源极具有第一导电类型，所述漏极具有所述第一导电类型；第一介电组件，设置在所述源极和所述漏极之间的所述衬底的表面上；漂移区，设置在所述衬底中，其中，所述漂移区具有所述第一导电类型；第一掺杂区，具有第二导电类型并且设置在所述第一介电组件下方的所述漂移区内，所述第二导电类型与所述第一导电类型相反；第二掺杂区，具有所述第二导电类型并且设置在所述漂移区内，其中，所述第二掺杂区至少部分地围绕所述源极和所述漏极中的一个；电阻器，直接设置在所述第一介电组件上；以及栅极，直接设置在所述第一介电组件上，其中，所述栅极电连接至所述电阻器。
[0006]根据本发明的另一实施例，提供了一种器件，包括:晶体管，具有栅极、源极和漏极，其中:所述源极和所述漏极形成在掺杂的衬底中并且通过所述衬底的漂移区分隔开，其中，所述漂移区包括P掺杂部分和N掺杂部分；所述栅极形成在所述漂移区上方并且形成在所述源极和所述漏极之间；并且所述晶体管配置为处理至少几百伏的高压条件；介电结构，形成在所述晶体管的所述源极和所述漏极之间，所述介电结构突入所述衬底和从所述衬底突出，其中，所述介电结构的不同部分具有不均匀的厚度；以及电阻器，形成在所述介电结构上方，所述电阻器具有基本均匀地间隔开的多个卷绕片段；其中，所述电阻器电连接至所述晶体管的所述栅极。
[0007]根据本发明的又一实施例，提供了一种方法，包括:在衬底中形成漂移区，其中，所述漂移区包括具有不同导电类型的掺杂区；在所述漂移区上方形成介电隔离结构；在所述介电隔离结构上方形成晶体管的栅极；在所述介电隔离结构上方形成电阻器器件，其中，所述电阻器器件包括多个卷绕片段；以及在所述衬底中形成源极和漏极，其中，所述源极和所述漏极通过所述漂移区和所述介电隔离结构分隔开，其中，所述电阻器器件和所述栅极设置在所述源极和所述漏极之间，并且其中，所述电阻器器件和所述栅极电连接。
【附图说明】
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1是根据本发明的各个方面的示出用于制造高压半导体器件的方法的流程图。
[0010]图2至图5是根据本发明的各个方面的高压半导体器件的各个实施例的局部图解侧视截面图。
【具体实施方式】
[0011]应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚的目的，可以以不同比例任意绘制各个图。
[0012]图1中示出了根据本发明的各个方面的制造高压半导体器件的方法10的流程图。方法10开始于操作12，其中，在衬底中形成漂移区。漂移区包括具有不同导电类型的掺杂区。然后方法10继续进行操作14，其中，在漂移区上方形成介电隔离结构。在一些实施例中，介电隔离结构包括突出于衬底的表面之外的硅的局部氧化(LOCOS)。方法10进一步继续进行操作16，其中，在介电隔离结构的部分上方形成晶体管的栅极。在形成栅极之后，方法10继续进行操作18，其中，在介电隔离结构上方形成电阻器器件。电阻器器件包括多个卷绕片段。在一些实施例中，卷绕片段具有基本均匀的尺寸和间距。随后，方法10终止于操作20，其中，在衬底中形成源极和漏极。更具体地，源极和漏极通过漂移区和介电隔离结构分隔开，并且电阻器器件和栅极设置在源极和漏极之间。根据一些说明性实施例，电阻器器件和栅极电连接。
[0013]通过电连接栅极和电阻器器件，可以对漂移区上方形成的电阻器器件施加与晶体管的栅极相同的电压电平。同样地，当向栅极施加电压时，在漂移区和介电隔离结构之间的界面处形成反相层。本文中，作为一个实例，反相通常意味着，在具有第一导电类型的半导体结构中，在半导体结构中部分地诱导相反的导电类型。在本文中描述的高压半导体器件的实例中，当向栅极施加电压时，漂移区可以具有P型掺杂部分，并且在漂移区和介电隔离结构之间的界面处形成N型掺杂反相层。在另一实例中，当向栅极施加电压时，漂移区可以具有N型掺杂部分，并且在漂移区和介电隔离结构之间的界面处形成P型掺杂反相层。
[0014]通常地，较低掺杂浓度可以用于高压器件的漂移区以维持高压器件具有较高的击穿电压。然而，降低掺杂浓度会产生导电性较低的晶体管，即，较高的导电电阻或简单地ON电阻。这样的增大的ON电阻可以转而不利地影响晶体管的整体性能，诸如更低的速度、更高的阻抗等。在不对性能做出折衷的情况下，本文中描述的具有诱导的反相层的器件有利地为高压器件提供了路径以同时分别具有击穿电压(高)和导电电阻(低)的期望电平。
[0015]应该理解，可以实施额外的步骤以完成高压半导体器件的制造。例如，该方法可以包括在衬底上方形成互连结构的步骤。互连结构使电阻器器件并联地电连接至电阻器器件，或使电阻器电浮动。
[0016]图2示出了根据本发明的一个实施例的高压半导体器件20A的局部图解侧视截面图。应该理解，为了更好地理解本发明的发明构思，已经简化了图2。
[0017]参照图2，高压半导体器件20A包括衬底30的部分。衬底30掺杂有诸如硼的P型掺杂剂。在另一实施例中，衬底30可以掺杂有诸如磷或砷的N型掺杂剂。衬底30也可以包括其他合适的元素半导体材料，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟。
[0018]通过离子注入工艺在衬底30的部分中形成埋阱35。埋阱35由与衬底30的导电类型相反的导电类型形成。在示出的实施例中，由于本文中的衬底30是P型衬底，所以埋阱35是N型掺杂的。在衬底30是N型衬底的另一实施例中，埋阱35是P型掺杂的。通过剂量在从约I X 112原子/平方厘米至约2 X 10 12原子/平方厘米的范围内的注入工艺形成埋阱35。埋阱35具有在从约I X 115原子/立方厘米至约I X 10 16原子/立方厘米的范围内的掺杂浓度。
[0019]在衬底30中形成高压掺杂阱50。通过离子注入工艺形成高压掺杂阱50。例如，通过剂量在从约3 X 112原子/平方厘米至约4 X 10 12原子/平方厘米的范围内的注入工艺形成掺杂阱50。在实施例中，高压掺杂阱具有在从约I X 115原子/立方厘米至约IXlO16原子/立方厘米的范围内的掺杂浓度。在注入工艺期间，在衬底30上方可以形成作为掩膜的图案化的光刻胶层(未示出)。
[0020]用与埋阱35相同的导电类型(S卩，与衬底30的导电类型相反)掺杂高压掺杂阱50。因此，在示出的实施例中，高压掺杂阱50是高压N阱(HVNW)。高压掺杂阱50也可以称为漂移区50。
[0021]在漂移区50上方形成多个隔离结构，例如，图2中示出的隔离结构80和81。隔离结构80-81可以包括介电材料。在图2中示出的实施例中，隔离结构80-81是硅的局部氧化(LOCOS)器件(也称为场氧化物)。可以使用氮化物掩模并且通过掩模开口热生长氧化物材料来形成LOCOS器件。LOCOS器件的至少部分向下突入漂移区50和从漂移区50向上突出。此外，LOCOS器件可以具有不均匀的厚度(或深度)。例如，LOCOS器件的边缘部分可以具有锥形形状并且因此具有较小的厚度。在一些实施例中，LOCOS器件的非边缘部分具有厚度90，在特定实施例中，厚度90可以在从约0.2微米(ym)至约Ιμπι的范围内。
[0022]可选地，隔离结构80-81可以包括浅沟槽隔离(STI)器件或深沟槽隔离(DTI)器件。隔离结构80-81帮助限定之后将形成的特定掺杂区的边界，例如，场效应晶体管(FET)器件的源极区和漏极区的边界。
[0023]在漂移区50中形成掺杂的延伸区100。在示出的实施例中，在高压掺杂阱50和埋阱35之间形成掺杂的延伸区100。掺杂的延伸区100具有与衬底30相同的导电类型，但是具有与漂移区50相反的导电类型。因此，在示出的实施例中，掺杂的延伸区100具有P导电类型。
[0024]在特定实施例中，可以通过两个单独的离子注入工艺形成掺杂的延伸区100。第一离子注入工艺至少部分地在漂移区50的上部中(漂移区50的上表面附近)形成掺杂区。第二离子注入工艺形成向外横向“延伸”或“突出”的更深和更宽的掺杂区。随后，可以实施热工艺以使两个掺杂区相互扩散并且合并成单个掺杂区，从而形成掺杂的延伸区100。结果，掺杂的延伸区100具有横向地延伸或者部分地突入漂移区50内的突出部分105 (或突出尖?而)。因此，惨杂的延伸区100在本文中也可以称为P王体延伸区100。
[0025]如图2所示，突出部分105埋在漂移区50内，而不是位于漂移区50的上表面附近。换句话说，突出部分105的位置远离漂移区50的表面。突出部分105提供的一个益处是，突出部分105可以提供额外的导电路径以减小晶体管的开态电阻。
[0026]在一个实施例中，使用与形成掺杂的延伸区100相同的注入工艺，也形成掺杂的隔离区110。在实施例中，使用第二离子注入工艺(形成更宽和更深的掺杂区的工艺)形成掺杂的隔离区110。为了限定掺杂的隔离区110的横向尺寸，可以形成具有开口的图案化的光刻胶掩模层，并且可以通过开口实施上述第二离子注入工艺以限定掺杂的隔离区110。换句话说，在掺杂的延伸区100的突出部分105的形成期间也形成掺杂的隔离区110。因此，掺杂的隔离区110的掺杂剂浓度水平可以与突出部分105的掺杂剂浓度水平大约相同。
[0027]在漂移区50上方形成栅极120。具体地，栅极120可以形成在隔离结构80的部分上。可以通过多个沉积和图案化工艺形成栅极120。在一些实施例中，栅极120包括具有硅化表面的多晶硅材料。例如，硅化表面可以包括硅化钨。
[0028]在隔离结构80上方形成电阻器器件130。在一些实施例中，电阻器器件130包括多晶硅材料，并且因此可以称为多晶硅电阻器。例如，电阻器器件130可以包括未掺杂的多晶硅材料、P掺杂的多晶硅材料或多晶硅上硅化物材料。电阻器器件130设计为处理高压，例如，大于约100伏的电压，并且可以高达几百伏。因此，电阻器器件130也可以称为高压电阻器器件。在一些实施例中，与栅极120同时形成电阻器器件130。在其他实施例中，使用不同的工艺在不同的时间形成电阻器器件130和栅极120。
[0029]根据本发明的各个方面，电阻器器件130具有伸长和卷绕的形状。在图2中示出的截面图中，电阻器器件130作为多个卷绕片段出现。虽然电阻器器件130的卷绕片段在这样的截面图中显示为单独地分布，但是应该理解，这些卷绕片段实际上可以是单独的伸长的电阻器器件130的部分。在一些实施例中，电阻器器件130的卷绕片段具有基本均匀的垂直和横向尺寸(即，高度/厚度和宽度)。例如，每个卷绕片段的垂直和横向尺寸可以在另一卷绕片段的垂直和横向尺寸的几个百分点(或小于一个百分点)内变化。在一些实施例中，电阻器器件130的邻近的卷绕片段之间的间距也是基本均匀的。在一些可选实施例中，在合适的应用中，电阻器器件130的邻近的卷绕片段之间的间距可以改变。
[0030]在隔离结构80的一侧上的漂移区50的上表面处形成重掺杂的漏极区150，并且在隔离结构80的相对侧上的掺杂的延伸区100的上表面处形成重掺杂的源极区160。换句话说，漏极区150和源极区160位于隔离结构80的相对侧上。邻近源极区160也形成重掺杂区161。在一些实施例中，重掺杂区161可以用作保护环。
[0031]漏极区150和源极区160具有与漂移区50相同的导电类型，并且重掺杂区161具有与掺杂的延伸区100相同的导电类型。因此，在图2中示出的实施例中，漏极区150和源极区160是N型惨杂的，并且重惨杂区161是P型惨杂的。漏极区150和源极区160的惨杂剂浓度水平显著高于漂移区50的掺杂剂浓度水平。重掺杂区161的掺杂剂浓度水平显著高于掺杂的延伸区100的掺杂剂浓度水平。因此，在示出的实施例中，漏极区150和源极区160可以称为N+区，并且重掺杂区161可以称为P+区。诸如焊盘170的导电焊盘也可以形成在源极区或漏极区和掺杂的隔离区110上以帮助建立至这些源极区和漏极区的电连接。
[0032]栅极120 (其位于漏极区150和源极区160之间)、漏极区150和源极区160是场效应晶体管(FET)器件的组件。在本发明中，FET器件是配置为处理高压的高压晶体管。例如，FET器件配置为在高达几百伏的电压下运行。
[0033]在衬底30的表面上方形成互连结构200。换句话说，互连结构200形成在隔离结构80-81、栅极120、电阻器器件130以及源极区160和漏极区150等上方。互连结构200包括多个图案化的介电层以及在电路、输入/输出端和各个掺杂部件(例如，漂移区50)之间提供互连(例如，布线)的导电层。更具体地，互连结构200可以包括也称为金属层的多个互连层。每个互连层均包括也称为金属线的多个互连部件。金属线可以是铝互连线或铜互连线，并且可以包括诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合的导电材料。可以通过包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射、镀或它们的组合的工艺形成金属线。
[0034]互连结构200包括提供互连层之间的隔离的层间电介质(ILD)。ILD可以包括诸如低k材料或氧化物材料的介电材料。互连结构200也包括在衬底上的不同互连层和/或部件(诸如源极区160和漏极区150或电阻器器件130)之间提供电连接的多个接触件。
[0035]例如，形成作为互连结构200的部分的多个接触件210-215以提供至掺杂的隔离区110、栅极120、电阻器器件130、漏极区150和源极区160的电连接。在图2中示出的实施例中，接触件211-212形成在电阻器器件130的相对远端上并且电连接至电阻器器件130的相对远端。
[0036]互连结构200也包括电连接至接触件210-215的金属线(或互连线)。例如，金属线220电连接至接触件212和213，金属线221电连接至接触件210和214，并且金属线222电连接至接触件211和215。换句话说，电阻器器件130的一端电连接至漏极区150，并且电阻器器件130的另一端电连接至栅极120。以这种方式，电阻器器件130并联地电连接至FET器件，具体地，并联地电连接至FET器件的漏极和栅极。由此，对电阻器器件130施加与栅极相同的电压电平，从而使得当施加高栅极电压时，在漂移区50和隔离结构80之间的界面处形成反相层60。反相层60的形成使得晶体管更具导电性而同时将晶体管的击穿电压维持在期望的高值。
[0037]此外，根据本发明的各个方面，并联的电阻器器件130改进了漂移区50中的电场的均匀性。如上讨论的，电阻器器件130具有多个基本均匀的卷绕片段，卷绕片段之间的间距也是基本均匀的。由此，每个卷绕片段可以承受基本固定和均匀的量的电压。换句话说，当在FET的源极和漏极之间对FET施加高电压(例如，在几百伏的数量级)时，也对电阻器器件130施加高电压，因为它并联地电连接至FET晶体管。电阻器器件130的片段的尺寸和间距的均匀性允许高电压均匀地传播并且均匀地传播至电阻器器件130的整个跨度之间，从而改进电阻器器件130下方的漂移区50中的电场的均匀性。由于更加均匀分布的电场，FET晶体管的击穿电压也增大。在测试期间已经观察到，根据本发明，通过采用并联的电阻器器件，击穿电压可以增大超过100伏。
[0038]图3至图5示出了根据本发明的可选实施例的高压半导体器件的局部图解侧视截面图。为了一致和清楚的原因，在图2至图5中，类似的组件进行了相同的标记。
[0039]参照图3，高压半导体器件20B在许多方面类似于高压半导体器件20A。高压半导体器件20A和20B之间的一个差别是，高压半导体器件20B包括作为互连结构200的部分的电浮动的金属导体230。电浮动的金属导体230设置在电阻器器件130上方，但是它没有至FET晶体管的组件的直接电连接。
[0040]现在参照图4，高压半导体器件20C在许多方面类似于高压半导体器件20A。高压半导体器件20A和20C之间的一个差别是，高压半导体器件20C包括延伸至衬底30的具有一种导电类型的漂移区50。在示出的实施例中，高压半导体器件20C具有N型漂移区。相比之下，高压半导体器件20A的漂移区50包括N型掺杂部分(例如，掩埋N阱35和HVNW50)和P型掺杂部分(例如，P主体延伸件100)。FET晶体管器件的源极区160形成在掺杂阱250内(或由掺杂阱250围绕)，在示出的实施例中，掺杂阱250是P阱。在实施例中，掺杂阱250形成在漂移区50中。掺杂阱250具有与衬底30相同的导电类型，但是具有与漂移区50相反的导电类型。因此，在示出的实施例中，掺杂阱250具有P导电类型。
[0041]现在参照图5，高压半导体器件20D在许多方面类似于图4的高压半导体器件20C。一个差别是，高压半导体器件20D还包括位于漂移区50中的掺杂的埋层260。掺杂的埋层260的导电类型与漂移区50的导电类型相反。因此，在图5中示出的实施例中，掺杂的埋层260是P埋层。掺杂的埋层260在功能上与以上讨论的P主体延伸件100类似。然而，如图所示，掺杂的埋层260与掺杂阱250是不连续的。
[0042]应该理解，取决于设计需要和制造需求，高压半导体器件20A-20D的每个实施例的方面均可以彼此组合。例如，应该理解，高压半导体器件的实施例可以具有电浮动的电阻器器件(诸如图3中示出的实施例中)和具有单个导电类型的漂移区(诸如图4中示出的实施例中)。为了简化的原因，本文中不具体讨论以上实施例的每个可能的组合。
[0043]可以实施额外的处理步骤以完成高压半导体器件的制造。例如，在形成互连结构之后，可以对高压半导体器件实施钝化工艺。作为另一实例，高压半导体器件也可以包括诸如晶圆容纳测试工艺的一个或多个测试工艺。为了简化的原因，本文中不详细讨论这些额外的制造工艺。
[0044]本发明的一个更广泛的形式涉及一种器件，包括:设置在衬底中的具有第一导电类型的源极和具有第一导电类型的漏极；第一介电组件，设置在源极和漏极之间的衬底的表面上；漂移区，设置在衬底中，其中，漂移区具有第一导电类型；第一掺杂区，具有第二导电类型并且设置在介电组件下方的漂移区内，第二导电类型与第一导电类型相反；第二掺杂区，具有第二导电类型并且设置在漂移区内，其中，第二掺杂区至少部分地围绕源极和漏极中的一个；电阻器，直接设置在介电组件上；以及栅极，直接设置在介电组件上，其中，栅极电连接至电阻器。
[0045]在上述器件中，其中，所述第一掺杂区和所述第二掺杂区彼此相交以形成连续的惨杂的延伸区。
[0046]在上述器件中，其中，所述第一掺杂区与所述第二掺杂区不连续，从而使得所述漂移区的部分延伸在所述第一掺杂区和所述第二掺杂区之间。
[0047]在上述器件中，其中，所述器件还包括:第二介电组件，设置在所述衬底内并且与所述第二掺杂区交界。
[0048]在上述器件中，其中，所述器件还包括:第二介电组件，设置在所述衬底内并且与所述第二掺杂区交界；掺杂的隔离区，具有所述第二导电类型，设置在所述衬底中并且与所述第二介电组件交界。
[0049]在上述器件中，其中，所述漂移区包括当在所述栅极处施加电压时具有所述第二导电类型的反相层。
[0050]在上述器件中，其中，所述漂移区包括当在所述栅极处施加电压时具有所述第二导电类型的反相层，其中，所述反相层定位在所述第一介电组件和所述漂移区之间的界面处。
[0051 ] 在上述器件中，其中，所述电阻器是电浮动的。
[0052]本发明的另一更广泛的形式涉及一种半导体器件，包括:晶体管，具有栅极、源极和漏极，其中:源极和漏极形成在掺杂衬底中并且通过衬底的漂移区分隔开；栅极形成在漂移区上方并且形成在源极和漏极之间；并且晶体管配置为处理至少几百伏的高压条件；介电结构，形成在晶体管的源极和漏极之间，介电结构突入衬底和从衬底突出，其中，介电结构的不同部分具有不均匀的厚度；以及电阻器，形成在介电结构上方，电阻器具有基本均匀地间隔开的多个卷绕片段。根据各个实施例，电阻器电连接至晶体管的栅极。
[0053]在上述器件中，其中，当在所述栅极处施加电压时，所述晶体管配置为以反相模式运行。
[0054]在上述器件中，其中，所述P掺杂部分包括P主体延伸件，所述P主体延伸件电连接至所述源极并且在所述介电结构下方横向突出；以及所述N掺杂部分包括η阱，所述η阱位于所述介电结构和所述P主体延伸件之间。
[0055]在上述器件中，其中，所述电阻器是电浮动的。
[0056]在上述器件中，其中，所述电阻器并联地电连接至所述晶体管。
[0057]在上述器件中，其中，所述电阻器并联地电连接至所述晶体管，其中，所述电阻器并联地电连接至所述漏极和所述栅极。
[0058]在上述器件中，其中，所述电阻器的所述卷绕片段具有基本均匀的横向尺寸。
[0059]在上述器件中，其中，所述电阻器包含多晶硅；以及所述介电结构包括场氧化物。
[0060]本发明的又一更广泛的形式涉及一种制造高压半导体器件的方法。该方法包括:在衬底中形成漂移区，其中，漂移区包括具有不同导电类型的掺杂区，在漂移区上方形成介电隔离结构，在介电隔离结构上方形成晶体管的栅极，在介电隔离结构上方形成电阻器器件，其中，电阻器器件包括多个卷绕片段，以及在衬底中形成源极和漏极，其中，源极和漏极通过漂移区和介电隔离结构分隔开，其中，电阻器器件和栅极设置在源极和漏极之间，并且其中，电阻器器件和栅极电连接。
[0061 ] 在上述方法中，其中，所述方法还包括:以使得所述电阻器器件并联地电连接至所述晶体管或者所述电阻器器件电浮动的方式，在所述衬底上方形成互连结构。
[0062]在上述方法中，其中，所述电阻器器件的所述多个卷绕片段具有基本均匀的尺寸和间距。
[0063]在上述方法中，其中，所述介电隔离结构包括突出于所述衬底的表面之外的硅的局部氧化(LOCOS)。
[0064]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种器件，包括: 源极和漏极，设置在衬底中，所述源极具有第一导电类型，所述漏极具有所述第一导电类型； 第一介电组件，设置在所述源极和所述漏极之间的所述衬底的表面上； 漂移区，设置在所述衬底中，其中，所述漂移区具有所述第一导电类型； 第一掺杂区，具有第二导电类型并且设置在所述第一介电组件下方的所述漂移区内，所述第二导电类型与所述第一导电类型相反； 第二掺杂区，具有所述第二导电类型并且设置在所述漂移区内，其中，所述第二掺杂区至少部分地围绕所述源极和所述漏极中的一个； 电阻器，直接设置在所述第一介电组件上；以及 栅极，直接设置在所述第一介电组件上，其中，所述栅极电连接至所述电阻器。2.根据权利要求1所述的器件，其中，所述第一掺杂区和所述第二掺杂区彼此相交以形成连续的掺杂的延伸区。3.根据权利要求1所述的器件，其中，所述第一掺杂区与所述第二掺杂区不连续，从而使得所述漂移区的部分延伸在所述第一掺杂区和所述第二掺杂区之间。4.根据权利要求1所述的器件，还包括: 第二介电组件，设置在所述衬底内并且与所述第二掺杂区交界。5.根据权利要求4所述的器件，还包括: 掺杂的隔离区，具有所述第二导电类型，设置在所述衬底中并且与所述第二介电组件交界。6.根据权利要求1所述的器件，其中，所述漂移区包括当在所述栅极处施加电压时具有所述第二导电类型的反相层。7.根据权利要求6所述的器件，其中，所述反相层定位在所述第一介电组件和所述漂移区之间的界面处。8.根据权利要求1所述的器件，其中，所述电阻器是电浮动的。9.一种器件，包括: 晶体管，具有栅极、源极和漏极，其中: 所述源极和所述漏极形成在掺杂的衬底中并且通过所述衬底的漂移区分隔开，其中，所述漂移区包括P掺杂部分和N掺杂部分； 所述栅极形成在所述漂移区上方并且形成在所述源极和所述漏极之间；并且 所述晶体管配置为处理至少几百伏的高压条件； 介电结构，形成在所述晶体管的所述源极和所述漏极之间，所述介电结构突入所述衬底和从所述衬底突出，其中，所述介电结构的不同部分具有不均匀的厚度；以及 电阻器，形成在所述介电结构上方，所述电阻器具有基本均匀地间隔开的多个卷绕片段; 其中，所述电阻器电连接至所述晶体管的所述栅极。10.一种方法，包括: 在衬底中形成漂移区，其中，所述漂移区包括具有不同导电类型的掺杂区； 在所述漂移区上方形成介电隔离结构； 在所述介电隔离结构上方形成晶体管的栅极； 在所述介电隔离结构上方形成电阻器器件，其中，所述电阻器器件包括多个卷绕片段；以及 在所述衬底中形成源极和漏极，其中，所述源极和所述漏极通过所述漂移区和所述介电隔离结构分隔开，其中，所述电阻器器件和所述栅极设置在所述源极和所述漏极之间，并且其中，所述电阻器器件和所述栅极电连接。
【文档编号】H01L21/336GK105938851SQ201510446553
【公开日】2016年9月14日
【申请日】2015年7月27日
【发明人】霍克孝, 蔣昕志, 陈奕寰, 蔡俊琳, 陈益民
【申请人】台湾积体电路制造股份有限公司