半导体装置及半导体装置的制造方法

半导体装置及半导体装置的制造方法
【专利摘要】本发明的实施方式提供一种能够提高成品率的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有第1导电型的多个第1半导体区域、第2导电型的多个第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、栅极电极及栅极绝缘层。第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向交叉的第2方向上设置有多个。第2半导体区域沿第1方向延伸。第1半导体区域与第2半导体区域在第2方向上交替地设置。至少一个第2半导体区域具有空隙。构成空隙的面中的至少一个面的面方位为(100)。栅极绝缘层设置于第3半导体区域与栅极电极之间。
【专利说明】半导体装置及半导体装置的制造方法
[0001][相关申请]
[0002]本申请享有以日本专利申请2015-43410号(申请日:2015年3月5日)为基础申请的优先权。本申请通过参照此基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置及半导体装置的制造方法。
【背景技术】
[0004]存在MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等半导体装置为了提高耐受电压，而具备超级结构造的情况。超级结构造例如是通过在η型的半导体层形成多个开口，并在这些开口中形成P型的半导体层而形成。此时，开口中所形成的半导体层可以具有空隙(void)。在开口中所形成的半导体层具有空隙的情况下，有可能会使半导体装置的可靠性降低、成品率降低。

【发明内容】

[0005]本发明要解决的问题在于提供一种能够提高成品率的半导体装置及半导体装置的制造方法。
[0006]实施方式的半导体装置具有第I导电型的多个第I半导体区域、第2导电型的多个第2半导体区域、第2导电型的第3半导体区域、第I导电型的第4半导体区域、栅极电极及栅极绝缘层。
[0007]第I半导体区域沿第I方向延伸。第I半导体区域在与第I方向交叉的第2方向上设置有多个。
[0008]第2半导体区域沿第I方向延伸。第I半导体区域与第2半导体区域在第2方向上交替地设置。至少一个第2半导体区域具有空隙。构成空隙的面中的至少一个面的面方位为(100) ο
[0009]第3半导体区域设置于第2半导体区域上。
[0010]第4半导体区域选择性地设置于第3半导体区域上。
[0011]栅极绝缘层设置于第3半导体区域与栅极电极之间。
【附图说明】
[0012]图1是表示第I实施方式的半导体装置的一部分的立体剖视图。
[0013]图2是将图1的一部分放大的剖视图。
[0014]图3是表示第I实施方式的半导体装置的一部分的俯视图。
[0015]图4(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0016]图5(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0017]图6(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0018]图7(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0019]图8(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0020]图9(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0021]图10(a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0022]图11 (a)及(b)是表示第I实施方式的半导体装置的制造步骤的步骤剖视图。
[0023]图12是表示第2实施方式的半导体装置的一部分的立体剖视图。
[0024]图13是将图12的一部分放大的剖视图。
[0025]图14(a)及(b)是表示第2实施方式的半导体装置的制造步骤的步骤剖视图。
[0026]图15(a)及(b)是表示第2实施方式的半导体装置的制造步骤的步骤剖视图。
[0027]图16(a)及(b)是表示第2实施方式的半导体装置的制造步骤的步骤剖视图。
[0028]图17(a)及(b)是表示第2实施方式的半导体装置的制造步骤的步骤剖视图。
【具体实施方式】
[0029]以下，一边参照附图，一边对本发明的各实施方式进行说明。
[0030]此外，附图为示意图或概念图，各部分的厚度与宽度的关系、部分之间的大小的比率等未必与实际情况相同。并且，即使是表示相同部分的情况，也存在彼此的尺寸或比率不同地由附图表示的情况。
[0031]并且，在本申请的说明书与各图中，对与已经说明过的要素相同的要素标注相同符号，并适当省略详细的说明。
[0032]在以下的说明中，n+、n及p+、p、p的记载是表示各导电型的杂质浓度的相对高低。也就是说，n+表示η型的杂质浓度相对高于η。并且，P+表示P型的杂质浓度相对高于P，P表示P型的杂质浓度相对低于P。
[0033]也可以针对以下所说明的各实施方式，使各半导体区域的P型与η型反转而实施各实施方式。
[0034](第I实施方式)
[0035]使用图1?图3对第I实施方式的半导体装置100进行说明。
[0036]图1是表示第I实施方式的半导体装置100的一部分的立体剖视图。
[0037]图2是将图1的一部分放大的剖视图。
[0038]图3是表不第I实施方式的半导体装置100的一部分的俯视图。
[0039]第I实施方式的半导体装置100例如为M0SFET。
[0040]第I实施方式的半导体装置100具有η+型漏极区域15、η型半导体层10、ρ型半导体区域12 (第2导电型的第2半导体区域)、P型基底区域13 (第3半导体区域)、η+型源极区域14(第4半导体区域)、P+型接触区域16、栅极电极20、栅极绝缘层21、漏极电极30及源极电极31。η型半导体层10具有η型半导体区域11 (第I导电型的第I半导体区域)。
[0041]η+型漏极区域15与漏极电极30电连接。在η +型漏极区域15上，设置有η型半导体层10。
[0042]η型半导体层10具有η型半导体区域11。η型半导体区域11沿第I方向延伸。并且，η型半导体区域11在与第I方向交叉的第2方向上设置有多个。第I方向例如为图I所示的X方向。并且，第2方向例如为图1所示的Y方向。在图1所示的例子中，第I方向与第2方向相互正交。
[0043]P型半导体区域12在X方向上设置有多个，各个P型半导体区域12沿Y方向延伸。各个P型半导体区域12设置于在X方向上相邻的η型半导体区域11彼此之间。由η型半导体区域11与P型半导体区域12形成超级结构造。
[0044]在P型半导体区域12上及η型半导体区域11的一部分上，设置有P型基底区域
13。P型基底区域13例如在X方向上设置有多个，各个P型基底区域13设置于各个P型半导体区域12上。
[0045]P型半导体区域12具有空隙25。空隙25设置于各个ρ型半导体区域12。也就是说，空隙25在X方向上设置有多个。也可以是，ρ型半导体区域12具有空隙25的一部分，P型基底区域13具有空隙25的另一部分。
[0046]在ρ型基底区域13上，选择性地设置有η+型源极区域14。如图1所示，也可以在P型基底区域13上，还选择性地设置有P+型接触区域16。作为一例，ρ +型接触区域16的至少一部分例如在第3方向上与空隙25的至少一部分并排。第3方向例如为图1所示的Z方向。在图1所示的例子中，第3方向与第I方向及第2方向正交。
[0047]栅极电极20设置于η型半导体区域11上。栅极电极20例如在X方向上设置有多个，各个栅极电极20沿Y方向延伸。栅极电极20位于在X方向上相邻的ρ型基底区域13之间。并且，在X方向上相邻的栅极电极20之间，设置有多个η+型源极区域14，ρ +型接触区域16设置于这些η+型源极区域14之间。
[0048]栅极绝缘层21至少设置于栅极电极20与ρ型基底区域13之间。在图1所示的例子中，栅极绝缘层21设置于η型半导体区域11的一部分、ρ型基底区域13、以及η +型源极区域14与栅极电极20之间。
[0049]在栅极电极20与源极电极31之间设置有绝缘层，栅极电极20与源极电极31电分呙。
[0050]在对漏极电极30施加有相对于源极电极31为正的电压的状态下，对栅极电极20施加阈值以上的电压，由此MOSFET成为导通状态。此时，在ρ型基底区域13的栅极绝缘层21附近的区域形成通道(反转层)。
[0051]MOSFET为断开状态，且相对于源极电极31的电位而言对漏极电极30施加正电位时，空乏层从η型半导体区域11与ρ型半导体区域12的ρη结面扩展至η型半导体区域11及P型半导体区域12。因为通过使η型半导体区域11及ρ型半导体区域12在和η型半导体区域11与ρ型半导体区域12的结面垂直的方向上空乏化，以此来抑制和η型半导体区域11与ρ型半导体区域12的结面平行的方向的电场集中，所以获得高耐受电压。
[0052]η+型漏极区域15、η型半导体层10、ρ型半导体区域12、ρ型基底区域13、η +型源极区域14及ρ+型接触区域16的主成分例如为硅(Si)。栅极电极20例如包含多晶硅。栅极绝缘层21例如包含氧化硅。漏极电极30及源极电极31例如包含招、铜、镍、钛、或钨等金属材料。
[0053]图2是将图1的ρ型半导体区域12附近放大的图。
[0054]ρ型半导体区域12例如如图2所示，具有第I部分121与第2部分122。
[0055]第I部分121设置于空隙25周边。换句话说，空隙25设置于第I部分121。第2部分122的至少一部分在X方向上，设置于第I部分121与η型半导体区域11之间。并且，第2部分122在Z方向上，设置于第I部分121与η型半导体层10之间。第I部分121中的P型杂质浓度例如比第2部分122中的ρ型杂质浓度低。
[0056]ρ型半导体区域12例如如图2所示，具有第I面S1、第2面S2、第4面S4及第5面S5。第I面SI及第4面S4为与X方向交叉的面。第2面S2及第5面S5为与Z方向交叉的面。空隙25例如含有包含第I面S1、第2面S2、第4面S4及第5面S5的多个面。
[0057]第I面S1、第2面S2、第4面S4及第5面S5的至少任一面的面方位为(001)。在一例中，第I面S1、第2面S2、第4面S4及第5面S5的面方位均为(001)。此外，此处，对P型半导体区域12包含Si作为主成分的情况进行说明。并且，以等效物的形式对(100)、
(010)及(001)的各面方位进行说明。
[0058]图3是表示包含图1的Α-Α’线的平面中的半导体装置100的一部分的俯视图。
[0059]如图3所示，空隙25沿Y方向延伸。第I面SI及第4面S4沿Y方向延伸。
[0060]ρ型半导体区域12例如还具有第3面S3及第6面S6。第3面S3及第6面S6为与Y方向交叉的面。第3面S3的面方位及第6面S6的面方位例如为(100)。
[0061]接着，对第I实施方式的半导体装置100的制造方法的一例进行说明。
[0062]图4?图11是表示第I实施方式的半导体装置100的制造步骤的步骤剖视图。
[0063]首先，准备η+型的半导体基板(以下，称为基板)15a。基板15a的主成分例如为娃(Si)。基板15a包含η型杂质。作为η型杂质，例如可以使用砷或磷。
[0064]接着，如图4(a)所示，在基板15a上，一边添加η型杂质，一边使Si外延生长，由此形成η型半导体层10a。η型半导体层1a例如使用CVD (Chemical Vapor Deposit1n,化学气相沉积)法形成。作为形成η型半导体层1a时的气体，例如可以使用SiH2Cl2S肥1(:13等硅烷系气体。
[0065]接着，在η型半导体层1a上形成掩膜Ml。掩膜Ml例如是通过如下操作而形成:通过将η型半导体层1a的表面热氧化而形成氧化硅层，并使此氧化硅层图案化。
[0066]继而，如图4(b)所示，使用掩膜Μ1，在η型半导体层1a形成开口 0Ρ1。开口 OPl在X方向上设置有多个，各个开口 OPl沿Y方向延伸。此时，开口 OPl的侧壁的面方位为
(100)ο
[0067]开口 OPl例如使用光刻法及RIE (Reactive 1n Etching，反应离子蚀刻)法形成。也可以在形成开口 OPl之后，利用湿式蚀刻或⑶E(Chemical Dry Etching，化学干式蚀刻)去除因RIE在开口 OPl的内壁上产生的损伤层。
[0068]接着，如图5(a)所示，在开口 OPl的内壁上，一边添加P型杂质，一边使Si外延生长，由此形成P型半导体层122a。ρ型半导体层122a是沿开口 OPl的内壁而设置。作为ρ型杂质，例如可以使用硼。
[0069]接着，如图5(b)所示，使Si在ρ型半导体层122a上外延生长，由此形成半导体层121a。半导体层121a例如是在形成半导体层121a时，不使包含杂质的气体流至形成有半导体层121a的空间的前提下形成。或者，半导体层121a形成为半导体层121a中的ρ型杂质浓度比P型半导体层122a中的ρ型杂质浓度低。
[0070]此时，空隙25a形成于半导体层121a中。空隙25a的上端在Z方向上的位置例如与掩膜Ml的下端在Z方向上的位置大致相等。
[0071]ρ型半导体层122a及半导体层121a例如使用CVD法而形成。作为形成这些半导体层时的气体，可以使用所述硅烷系气体。此时，通过进而一并使用HCl等含有氯的气体，而能够抑制Si堆积于掩膜Ml的侧壁。
[0072]接着，如图6 (a)所示，例如使用 CMP (Chemical Mechanical Polishing，化学机械研磨)法对半导体层121a的表面进行研磨。利用此步骤，掩膜Ml露出。继而，如图6(b)所示，去除露出的掩膜Ml。
[0073]接着，对η型半导体层10a、半导体层121a及ρ型半导体层122a进行加热处理。利用加热处理，产生各半导体层所包含的Si的迀移。结果，降低η型半导体层1a的上表面与半导体层121a的上表面之间的阶差，而使表面平坦化。
[0074]同时，因Si的迀移，空隙25a的形状发生变化，获得如图7(a)所示的空隙25。其原因在于:因Si的迀移，在形成空隙25a的面上，出现表面能量更稳定的(100)面。
[0075]对η型半导体层10a、半导体层121a及ρ型半导体层122a的加热处理也可以与Si层向η型半导体层1a及半导体层121a上的外延生长同时进行。或者，也可以在Si层的外延生长之后，还进行加热处理。通过使Si层在η型半导体层1a及半导体层121a上外延生长，而能够增长空隙25a的上端与半导体层的表面之间的距离。
[0076]并且，此时，从ρ型半导体层122a向半导体层121a，产生ρ型杂质的扩散。结果，能够形成具有与图2及图3所示的第I部分121及第2部分122对应的部分的ρ型半导体层12b。
[0077]接着，如图7(b)所示，在η型半导体层1a上，形成开Π0Ρ2。开Π0Ρ2在X方向上设置有多个，各个开口 0Ρ2沿Y方向延伸。
[0078]接着，如图8 (a)所示，在η型半导体层1a的表面及ρ型半导体层12b的表面上，形成绝缘层ILl。绝缘层ILl例如包含氧化硅，通过将η型半导体层1a的表面及ρ型半导体层12b的表面热氧化而形成。
[0079]接着，在绝缘层ILl上，形成导电层。导电层例如包含多晶硅，使用CVD法形成。继而，使用湿式蚀刻法，使导电层的表面后退。结果，导电层如图8(b)所示分断成多个，而形成栅极电极20。
[0080]接着，如图9(a)所示，在绝缘层ILl上及栅极电极20上，形成绝缘层IL2。绝缘层IL2例如包含氧化硅，使用CVD法形成。
[0081]接着，如图9(b)所示，通过将绝缘层ILl的一部分及绝缘层IL2的一部分去除，而使η型半导体层1a的表面及ρ型半导体层12b的表面露出。利用此步骤，绝缘层ILl及绝缘层IL2分断成多个，而形成绝缘层ILla及绝缘层IL2a。由绝缘层ILla及绝缘层IL2a，构成图1所示的栅极绝缘层21。
[0082]接着，如图10(a)所示，在η型半导体层1a的表面及ρ型半导体层12b的表面，离子注入P型杂质，由此形成P型基底区域13。此时，η型半导体层1a中的ρ型基底区域13以外的区域与图1所示的η型半导体层10对应。并且，ρ型半导体层12b中的ρ型基底区域13以外的区域与图1所示的ρ型半导体区域12对应。
[0083]接着，在ρ型基底区域13的表面的一部分离子注入η型杂质，由此形成η+型源极区域14。继而，如图10(b)所示，在ρ型基底区域13的表面的另一部分离子注入ρ型杂质，由此形成P+型接触区域16。
[0084]接着，如图11(a)所示，在n+型源极区域14上及p+型接触区域16上形成源极电极31。
[0085]接着，对基板15a的背面进行研磨直到基板15a成为特定的厚度为止。利用此步骤，形成图1所示的n+型漏极区域15。继而，如图11(b)所示，通过在基板的背面形成漏极电极30，而制作出半导体装置100。
[0086]此处，对本实施方式的半导体装置的作用及效果进行说明。
[0087]在本实施方式中，ρ型半导体区域12具有空隙25，形成此空隙25的面中的至少一个面的面方位为(100)。通过采用这种构成，能够提高制造半导体装置时的成品率。
[0088]这是因为以下的理由。
[0089]例如，在开口 OPl的侧壁的面方位为(110)的情况下，Si —边使(111)面显露，一边在侧壁上生长。在此情况下，开口 OPl的开口端附近的生长速度比底部附近的生长速度快，并且将开口端堵塞之后，容易在空隙的上方形成位错。当形成位错时，泄漏电流有可能会在形成有位错的部分流动。因此，例如，尽管MOSFET为断开状态，也可能会产生电流流动等问题。结果，半导体装置的成品率降低。并且，在此情况下，形成空隙25的面的面方位成为(100)以外的面方位。
[0090]与此相对，在开口 OPl的侧壁的面方位为(100)的情况下，形成于此侧壁上的Si一边使(100)面显露，一边在与各个侧壁垂直的方向上生长。因此，形成空隙25的面中的沿着开口 OPl的侧壁的面的面方位成为(100)。并且，如果Si从开口 OPl的侧壁生长，将开口端堵塞，那么之后，Si便会在Z方向上结晶生长。因此，形成空隙，并且降低在空隙的上部产生缺陷或转变等的可能性。
[0091]进而，通过进行加热处理，而产生Si的迀移，形成空隙25的其他面的面方位也成为(100)。此时，同时因Si的迀移，空隙25的上端位置变低。也就是说，能够增长P+型接触区域16的表面或ρ型基底区域13的表面与空隙25的上端位置之间的距离。因此，能够在将半导体层埋入开口 OPl后的平坦化步骤中，降低空隙25露出的可能性。
[0092]因此，在形成空隙25的面中的与X方向交叉的面、与Y方向交叉的面、及与Z方向交叉的面的面方位均为(100)的情况下，能够进一步提高制造具有空隙的半导体装置时的成品率。
[0093]在空隙25设置于ρ型半导体区域12的情况下，ρ型半导体区域12中的ρ型杂质的总量可能会根据空隙25的体积而降低。然而，根据本实施方式，空隙25设置于ρ型半导体区域12中的ρ型杂质浓度低的第I部分121。
[0094]因此，即使在ρ型半导体区域12具有空隙25的情况下，也能够降低空隙25对P型半导体区域12中的ρ型杂质总量造成的影响。并且，通过采用这种构成，即使在空隙25的体积发生变动的情况下，也能够降低空隙25的体积变动对ρ型半导体区域12中的ρ型杂质总量造成的影响。
[0095](第2实施方式)
[0096]使用图12及图13对第2实施方式的半导体装置200进行说明。
[0097]图12是表示第2实施方式的半导体装置200的一部分的立体剖视图。
[0098]图13是将图12的一部分放大的剖视图。
[0099]将半导体装置200与半导体装置100进行比较，例如，源极电极31与各半导体区域的连接面的形状不同。关于半导体装置200中的其他构造，例如可以采用与半导体装置100相同的构造。
[0100]如图12所示，例如，n+型源极区域14的上表面在Z方向上的位置与P+型接触区域16的上表面在Z方向上的位置不同。并且，在从接触区域16朝向栅极绝缘层21的方向上，n+型源极区域14的上表面的高度发生变化。
[0101]作为具体的例子，如图13所示，距离D2长于距离D1，距离D3长于距离D2。
[0102]距离Dl是第3部分P3与第4部分P4之间的Z方向上的距离。第3部分P3是η型半导体层10与ρ型半导体区域12的ρη结面的上端。第4部分Ρ4是η +型源极区域14的上表面中的与第3部分Ρ3在Z方向上重叠的部分。但是，根据η+型源极区域14及ρ +型接触区域16的形状或大小，第4部分Ρ4可能是ρ型基底区域13的上表面的一部分或ρ+型接触区域16的上表面的一部分。
[0103]距离D2是如下距离，也就是η型半导体层10与ρ型基底区域13的ρη结面与栅极绝缘层21连接的点、和η+型源极区域14的上表面与栅极绝缘层21连接的点之间的Z方向上的距离。
[0104]距离D3是第3部分Ρ3在Z方向上的位置与第5部分Ρ5在Z方向上的位置之间的距离。第5部分Ρ5是ρ+型接触区域16的上表面中的与ρ型半导体区域12的X方向上的中心在Z方向上重叠的部分。例如，在不设置P+型接触区域16的情况等下，第5部分Ρ5可能是P型基底区域13的上表面的一部分。
[0105]接着，对第2实施方式的半导体装置200的制造方法的一例进行说明。
[0106]图14?图17是表示第2实施方式的半导体装置200的制造步骤的步骤剖视图。
[0107]首先，准备η+型的基板15a，如图14(a)所示，在基板15a上，一边添加η型杂质，一边使Si外延生长，由此形成η型半导体层10a。
[0108]接着，在η型半导体层1a上形成掩膜Ml。掩膜Ml例如包含光阻剂或氧化硅。继而，如图14(b)所示，使用掩膜M1，将η型半导体层1a的表面的一部分去除。利用此步骤，在η型半导体层1a的上表面，形成朝Z方向突出的突出部ΡΡ。突出部PP例如在X方向上形成有多个，各个突出部PP沿Y方向延伸。
[0109]接着，如图15(a)所示，形成覆盖突出部PP的掩膜M2。掩膜M2与突出部PP在Y方向及Z方向上重叠。在Y方向上，突出部PP位于掩膜M2的一部分与掩膜M2的另一部分之间。
[0110]掩膜M2例如包含氧化硅。掩膜M2例如是通过如下操作而形成:通过将η型半导体层1a的表面热氧化而形成氧化硅层，并使此氧化硅层图案化。
[0111]接着，如图15 (b)所示，使用掩膜M2，在η型半导体层1a形成开口 OPl。开口 OPl例如使用RIE法形成。
[0112]接着，如图16(a)所示，在开口 OPl的内壁上，一边添加P型杂质，一边使Si外延生长，由此形成P型半导体层122a。P型半导体层122a是沿开口 OPl的内壁而设置。
[0113]接着，如图16(b)所示，使Si在ρ型半导体层122a上外延生长，由此形成半导体层121a。半导体层121a例如在不添加ρ型杂质的前提下形成。此时，空隙25a形成于半导体层121a中。空隙25a的上端的位置例如与掩膜M2的下端的位置大致相等。
[0114]接着，例如使用CMP法使半导体层121a的表面平坦化。利用此步骤，掩膜M2露出。并且，半导体层121a的上表面的位置例如与掩膜M2的上表面的位置相等。继而，如图17(a)所示，去除掩膜M2。
[0115]接着，对η型半导体层10a、半导体层121a及ρ型半导体层122a进行加热处理。结果如图17(b)所示，降低η型半导体层1a的上表面与半导体层121a的上表面之间的阶差，而使表面平坦化。并且，同时，因Si的迀移，空隙25a的形状发生变化，而获得空隙25。
[0116]之后，通过进行与图7 (b)?图11所示的步骤相同的步骤，而获得半导体装置200。
[0117]在本实施方式的制造方法中，在η型半导体层1a上形成突出部ΡΡ，形成与此突出部PP重叠的掩膜M2，使用此掩膜M2，在η型半导体层1a上形成开口 OPl。因此，能够使将半导体层121a埋入开口 OPl内且进行半导体层121a的平坦化后的该半导体层121a的高度增高，增高程度为突出部PP的高度。
[0118]通过采用这种方法，能够增长半导体层121a的上表面与空隙25a的上端之间的距离，能够降低在半导体层121a的平坦化后空隙25a露出的可能性。因此，根据本实施方式，能够提高半导体装置的制造时的成品率。
[0119]并且，在开口 OPl的侧壁的面方位为(100)的情况下，Si在与侧壁垂直的方向上生长。因此，空隙25a的上端的位置与掩膜M2的下端的位置大致相等。因此，当开口 OPl的侧壁的面方位为(100)时存在如下情况:与开口 OPl的侧壁的面方位为(100)以外的情况相比，半导体层121a的上表面与空隙25a的上端之间的距离变短。
[0120]根据本实施方式，能够增长半导体层121a的上表面与空隙25a的上端之间的距离，因此本实施方式在开口 OPl的侧壁的面方位为(100)的情况下特别有效。
[0121]并且，在利用加热处理使各半导体层的表面平坦化的情况下，加热处理后的ρ型半导体层12b的表面与空隙25之间的Z方向上的距离取决于比掩膜M2的下端的位置形成于更上方的半导体层的体积。通过形成突出部PP，并形成在Y方向上与此突出部PP重叠的掩膜M2，能够增加比掩膜M2的下端的位置形成于更上方的半导体层的体积。
[0122]因此，根据本实施方式，能够增长加热处理后的ρ型半导体层12b的表面与空隙25之间的Z方向上的距离，而能够提高半导体装置的制造时的成品率。
[0123]关于以上所说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能使用SCM(Scanning Capacitance Microscopy，扫描型静电电容显微镜)进行确认。此夕卜，可以将各半导体区域中的载流子浓度看作与各半导体区域中活化的杂质浓度相等的浓度。因此，关于各半导体区域之间的载流子浓度的相对高低，也能使用SCM进行确认。
[0124]并且，关于各半导体区域中的杂质浓度，例如能利用SIMS (secondary 1n massspectroscopy, 二次离子质谱法)进行测定。
[0125]以上，虽然例示了本发明的若干实施方式，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且能够在不脱离发明的主旨的范围内，进行各种省略、替换、变更等。这些实施方式或其变化例包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。并且，所述的各实施方式能够相互进行组合而实施。
[0126][符号的说明]
[0127]100、200半导体装置
[0128]10η型半导体层
[0129]11η型半导体区域
[0130]12P型半导体区域
[0131]13P型基底区域
[0132]14P+型源极区域
[0133]15η+型漏极区域
[0134]16P+型接触区域
[0135]20栅极电极
[0136]21栅极绝缘层
[0137]25空隙
[0138]30漏极电极
[0139]31源极电极
【主权项】
1.一种半导体装置，其特征在于包括: 第I导电型的第I半导体区域，沿第I方向延伸，在与所述第I方向交叉的第2方向上设置有多个； 第2导电型的多个第2半导体区域，沿所述第I方向延伸，在所述第2方向上与所述第I半导体区域交互地设置，至少一个具有空隙，构成所述空隙的面中的至少一个面的面方位为(100); 第2导电型的第3半导体区域，设置于所述第2半导体区域之上； 第I导电型的第4半导体区域，选择性地设置于所述第3半导体区域之上； 栅极电极；以及 栅极绝缘层，设置于所述第3半导体区域与所述栅极电极之间。2.一种半导体装置，其特征在于包括: 第I导电型的第I半导体区域，沿第I方向延伸，在与所述第I方向交叉的第2方向上设置有多个； 第2导电型的多个第2半导体区域，沿所述第I方向延伸，在所述第2方向上与所述第I半导体区域交互地设置，至少一个具有空隙； 第2导电型的第3半导体区域，设置于所述第2半导体区域之上； 第I导电型的第4半导体区域，选择性地设置于所述第3半导体区域之上； 栅极电极；以及 栅极绝缘层，设置于所述第3半导体区域与所述栅极电极之间；並且 所述第2半导体区域的与所述第I半导体区域对向的面包含面方位(100)。3.根据权利要求1或2所述的半导体装置，其特征在于: 所述至少一个的所述第2半导体区域包含: 第I面，与所述第I方向交叉；以及 第2面，与垂直于所述第I方向及所述第2方向的第3方向交叉；並且 所述第I面的面方位及所述第2面的面方位为(100); 所述空隙是由包含所述第I面及所述第2面的多个面形成。4.根据权利要求1或2所述的半导体装置，其特征在于: 所述至少一个的所述第2半导体区域包含: 第I部分；以及 第2部分，设置于第I部分与第I半导体区域之间，具有比第I部分的第2导电型的载流子浓度高的第2导电型的载流子浓度；並且所述空隙设置于所述第I部分。5.根据权利要求1或2所述的半导体装置，其特征在于:所述空隙沿所述第I方向延伸。6.根据权利要求1或2所述的半导体装置，其特征在于:还包括选择性地设置于所述第3半导体区域之上的第2导电型的第5半导体区域； 所述第5半导体区域中的第2导电型的载流子浓度比所述第3半导体区域中的第2导电型的载流子浓度高； 所述第5半导体区域的至少一部分在垂直于所述第I方向及所述第2方向的第3方向上，与所述空隙的至少一部分并排。7.一种半导体装置的制造方法，其特征在于包括以下步骤: 在第I导电型的第I半导体层的上部形成多个突出部，所述多个突出部在第I方向上并排且分别沿与所述第I方向交叉的第2方向延伸； 在所述第I半导体层形成开口 ；以及 在所述开口的内部形成具有空隙的第2半导体层。8.根据权利要求7所述的半导体装置的制造方法，其特征在于: 还包括沿所述开口的内壁形成第2导电型的第3半导体层的步骤；並且 所述第2半导体层形成于所述第3半导体层之上， 所述第2半导体层中的第2导电型的载流子浓度比所述第3半导体层中的第2导电型的载流子浓度低。9.根据权利要求7或8所述的半导体装置的制造方法，其特征在于还包括以下步骤: 在所述第I半导体层的一部分及所述第2半导体层的一部分形成第2导电型的第3半导体区域； 在所述第3半导体区域之上选择性地形成第I导电型的第4半导体区域；以及 形成隔着栅极绝缘层与所述第3半导体区域对向的栅极电极。
【文档编号】H01L29/78GK105938852SQ201510553512
【公开日】2016年9月14日
【申请日】2015年9月2日
【发明人】佐藤慎哉, 佐久间智教, 横山升, 松田志津江
【申请人】株式会社东芝