天线一体型模块及雷达装置的制造方法
【专利摘要】本发明提供一种不增大半导体芯片的尺寸，配置多个天线元件的天线一体型模块及具有天线一体型模块的雷达装置。天线一体型模块(1)具有：至少一个半导体芯片(2)，其在硅基板23的第一面上层积配线层(22)，包含至少一个频率变换部；绝缘层(3)，其包围半导体芯片(2)而配置；再配线层(4)，其在绝缘层(3)的第一面上及配线层(22)的第一面上层积；至少一个第一天线元件(21)，其通过导体图案在配线层(22)的第一面上形成，与频率变换部连接；至少一个第二天线元件(31)，其通过导体图案在层积于绝缘层(3)的第一面上的再配线层(4)的第一面上形成，与频率变换部连接。
【专利说明】
天线一体型模块及雷达装置
技术领域
[0001]本发明涉及信息终端等无线通信装置及雷达装置中的模块构造，例如涉及在毫米波段等超高频波段，将高频电路和天线一体化的小型模块及具有该模块的雷达装置。
【背景技术】
[0002]在使用了毫米波段的无线通信装置及雷达装置中，谋求用于将包含天线和高频电路在内的模块小型化的集成化。
[0003]例如，在非专利文献I中公开有如下的天线一体型模块的构成，由绝缘材料层将半导体芯片的周围扩展，在扩展的区域配置由多个天线元件构成的阵列天线。
[0004]专利文献I:(日本)特开2013 — 247493号公报
[0005]非专利文献1:M.Wo jnowski，“A 77-GHz SiGe Single-Chip Four-ChannelTransceiver Module with Integrated Antennas in Embedded Wafer-Level BGAPackage/’Electronic Components and Technology Conference，May.2012，pp.1027-1032
[0006]但是，在上述的非专利文献I的现有技术中，为了与在扩展的区域配置的各天线元件连接，需要将与天线元件数相同数量的外部端子设置在半导体芯片上，有可能增大半导体芯片的尺寸。
【发明内容】
[0007]本发明的目的在于提供一种能够不增大半导体芯片的尺寸而配置多个天线元件的天线一体型模块及具有天线一体型模块的雷达装置。
[0008]本发明的天线一体型模块具有:至少一个半导体芯片，其在硅基板的第一面上层积配线层，包含至少一个频率变换部;绝缘层，其包围所述半导体芯片而配置;再配线层，其在所述绝缘层的第一面上及所述配线层的第一面上层积;至少一个第一天线元件，其通过导体图案在所述配线层的第一面上形成，与所述频率变换部连接;至少一个第二天线元件，其通过导体图案在层积于所述绝缘层的第一面上的所述再配线层的第一面上形成，与所述频率变换部连接。
[0009]本发明的雷达装置具有天线一体型模块和安装所述天线一体型模块的第二基板，所述天线一体型模块具有:至少一个半导体芯片，其在硅基板的第一面上层积配线层，包含至少一个频率变换部;绝缘层，其包围所述半导体芯片而配置;再配线层，其在所述绝缘层的第一面上及所述配线层的第一面上层积;至少一个第一天线元件，其通过导体图案在所述配线层的第一面上形成，与所述频率变换部连接;至少一个第二天线元件，其通过导体图案在层积于所述绝缘层的第一面上的所述再配线层的第一面上形成，与所述频率变换部连接。
[0010]根据本发明，能够不增大半导体芯片的尺寸而配置多个天线元件。
【附图说明】
[0011]图1是表示具有专利文献I记载的集成化插补天线的半导体芯片的构成的剖面图；
[0012]图2是表示非专利文献I记载的天线一体型模块的概略构造的剖面图；
[0013]图3是表示非专利文献I记载的天线一体型模块的概略构造的平面图；
[0014]图4A是表示本发明实施方式I的天线一体型模块的概略构成的俯视图；
[0015]图4B是表示本发明实施方式I的天线一体型模块的概略构成的剖面图；
[0016]图5是表示本发明实施方式I的天线一体型模块的功能块的图；
[0017]图6A是表示本发明实施方式I的天线一体型模块的安装方式的剖面图；
[0018]图6B是表示本发明实施方式I的天线一体型模块的安装方式的平面图；
[0019]图7是表示本发明实施方式2的天线一体型模块的功能块的图；
[0020]图8A是表示天线一体型模块的天线系统间的相位差之一例的图；
[0021]图SB是表示天线一体型模块的天线系统间的相位差之一例的图；
[0022]图SC是表示天线一体型模块的天线系统间的相位差之一例的图；
[0023]图9A是本发明实施方式3的天线一体型模块的概略构造的俯视图；
[0024]图9B是本发明实施方式3的天线一体型模块的概略构造的剖面图；
[0025]图1OA是表示本发明实施方式4的天线一体型模块的安装状态的剖面图；
[0026]图1OB是表示本发明实施方式4的天线一体型模块的安装状态的平面图。
[0027]标记说明
[0028]1:天线一体型模块
[0029]2:半导体芯片
[0030]3:绝缘层
[0031]4:再配线层
[0032]5:导体板
[0033]6:高频电路
[0034]7: PCB 基板
[0035]8:焊锡球
[0036]9:导体图案
[0037]10 — 1:相位调整电路
[0038]10 — 2:振幅调整电路
[0039]11A:天线部
[0040]IIB:高频电路部[0041 ]21:第一天线元件
[0042]22:配线层
[0043]23:硅基板
[0044]24:外部端子
[0045]31:第二天线元件
[0046]32:配线
[0047]81、82、83:天线元件
[0048]101:半导体芯片
[0049]102:层积配线部
[0050]103:半导体基板[0051 ]111:供电线路
[0052]112:槽
[0053]113、125:接地导体
[0054]114:辐射器
[0055]115:TSV
[0056]121:绝缘层
[0057]122:金属配线层
[0058]123:金属孔
[0059]124:晶体管
[0060]201:天线一体型模块[0061 ]202:MMIC 芯片
[0062]203:绝缘材料层
[0063]204:再配线层
[0064]205:天线
[0065]206:焊锡球
[0066]207: PCB 基板
[0067]208:反射板
[0068]209:配线
[0069]210:外部端子
[0070]Mback、M1、Mj:金属层
【具体实施方式】
[0071](实现本发明的经过)
[0072]首先，对实现本发明的经过进行说明。本发明涉及在毫米波段等超高频波段，将高频电路和天线一体化的小型模块。
[0073]在将高频电路和天线一体化的模块的小型化上，高频电路例如通过使用了CMOS工艺的集成化低成本地形成在半导体芯片上，另一方面，天线在PCB(Printed CircuitBoard)基板上形成。将高频电路和天线一体化的模块通常将集成化的半导体芯片安装在形成有天线的PCB基板上而进行模块化。
[0074]但是，在将集成化的半导体芯片和天线分别制造并安装的方法中，制造成本增大、安装的可靠性降低，另外，安装偏差导致的半导体芯片和天线的连接损耗会增大。
[0075]在专利文献I中公开有在同一半导体基板上形成有高频电路和插补天线的构成。
[0076]图1是表示具有专利文献I所述的集成化插补天线的半导体芯片101的构成的剖面图。在图1中，具有集成化插补天线的半导体芯片101由在同一半导体基板103上形成的天线部IIA和高频电路部IIB构成。
[0077]半导体芯片101具有半导体基板103、将多个绝缘层121及多个金属配线层122层积在半导体基板103上的层积配线部102、接地导体125。
[0078]在天线部IlA中，在金属层M1、Mj配置供电线路111和接地导体113而形成微波传输带线路，与供电线路111重合且在接地导体113的特定区域设置槽112而形成为I次辐射源。
[0079]另外，在半导体基板103的与层积配线部102相反侧的面上，在金属层Mback形成福射器114。通过使该辐射器114与所希望的共振频率匹配而能够作为所希望的波段的插补天线而动作。
[0080]另外，在半导体基板103较厚的情况下，由于电磁波在半导体基板103的面内方向上也扩散而成为损失，故而在辐射器114的周围，以半导体基板103内的电磁波的波长的1/4以下的间隔设置金属的TSV(Through-Silicon ￥1&)115。通过设置了3￥115来抑制电磁波的不需要的扩散。
[0081]在高频电路部IlB中，在半导体基板103上形成晶体管124，使用将金属层的配线和金属层间及晶体管124连接的金属孔123而构成高频电路。
[0082]通过这样的构成，在与高频电路部IlB同一的半导体基板103上，使用与高频电路部IlB共通的金属配线层122构成由供电线路111和接地导体113构成的微波传输带线路。另夕卜，在与供电线路111相对的接地导体113的特定位置设置槽112而形成为I次辐射源，另外，通过在半导体基板103的背面设有形成有辐射器114的天线部11A，能够与插补天线一并制造。
[0083]但是，在上述专利文献I的构成中，半导体基板103通常在高频波段的损失较大，在集成化插补天线那样的单片天线上难以高增益化。
[0084]另外，在将多个天线配置在半导体基板103上而构成阵列天线的情况下，需要根据天线的尺寸及数量来增大半导体芯片101的尺寸，导致成本的增加。
[0085]通常，构成阵列天线的各天线以自由空间波长的1/2波长的间隔配置。例如，在80GHz将4元件的天线一列配置而构成阵列天线的情况下，配置天线元件的间隔约为1.9_，故而若也考虑天线元件的尺寸，则需要将半导体芯片101的一边长度设为6mm以上。
[0086]另外，作为其他方法，在非专利文献I中公开有如下的构成，由绝缘材料层将半导体芯片的周围扩张，在扩张的区域配置阵列天线。
[0087]图2是表示非专利文献I记载的天线一体型模块201的概略构造的剖面图。在图2中，天线一体型模块201 具有MMIC(Monolithic Microwave Integrated Circuit)芯片202、以将MMIC芯片202的周围扩张的方式设置的绝缘材料层203、再配线层204、天线205。
[0088]天线一体型模块201在由绝缘材料层203将MMIC芯片202的周围扩展的模块上设置再配线层204。在再配线层204上形成天线205、一端与天线205连接的配线209。配线209的另一端与设于MMIC芯片202的外部端子210连接。
[0089]天线一体型模块201经由焊锡球206安装在PCB基板207上。在PCB基板207上的与天线205相对的面上设有由铜箔等图案形成的反射板208，将天线205单指向性化。
[0090]图3是表示非专利文献I记载的天线一体型模块201的概略构造的平面图。具体地，图3是从设有再配线层204的一侧观察图2的构造所看到的图。使用再配线层204形成的天线205不仅设置在MMIC芯片202上，而且也设置在扩展后的绝缘材料层203上。
[0091]根据图2及图3所示的构成，能够不增大MMIC芯片202的尺寸，形成为与天线205—体化的模块。另外，天线205通过设于绝缘材料层203上的构成，与设于MMIC芯片202上的构成相比，增益高。
[0092]但是，在上述非专利文献I的天线一体型模块201的构成中，将天线205和MMIC芯片202连接的配线209变长，损失增大。
[0093]另外，在将天线一体型模块201安装在PCB基板207上的构成中，难以在形成天线205及配线209的区域配置焊锡球206，故而限定了配置焊锡球206的区域。即，难以得到安装天线一体型模块201时的可靠性。
[0094]另外，在配置多个天线而构成阵列天线的情况下，根据天线的数量，外部端子210的数量增多，结果，MMIC芯片202的尺寸变大。
[0095]鉴于这样的情况，在配置半导体芯片、和由绝缘材料层将半导体芯片的周围扩展而配置多个天线元件的天线一体型模块中，着眼于配置各天线元件的位置，实现了本发明。
[0096]以下，参照附图对本发明的实施方式进行详细地说明。另外，以下说明的各实施方式为一例，本发明不被这些实施方式限定。
[0097](实施方式I)
[0098]图4A是表示本发明实施方式I的天线一体型模块I的概略构成的俯视图。图4B是表示本发明实施方式I的天线一体型模块I的概略构成的剖面图。
[0099]如图4A、图4B所示，天线一体型模块I具有半导体芯片2、绝缘层3、再配线层4及导体板5。
[0100]半导体芯片2具有两个第一天线元件21、配线层22、硅基板23及外部端子24，安装作为频率变换部的高频电路6(参照图5)。
[0101]第一天线元件21是通过导体图案在配线层22上形成的单片天线，分开规定的间隔而设置。配线层22设置:在硅基板23的一面上层积且与硅基板23中包含的晶体管等连接的内部配线、和外部端子24。硅基板23是具有晶体管等的半导体基板。外部端子24是与在后述的再配线层4形成的第二天线元件31连接的端子。
[0102]绝缘层3将除了层积有配线层22的一侧之外的半导体芯片2的周围包围，以将配线层22的面扩展的方式设置。再配线层4层积在配线层22的面、以及以将配线层22的面扩展的方式设置的绝缘层3的面上。
[0103]S卩，在天线一体型模块I中，半导体芯片2是埋入绝缘层3及再配线层4的构成。
[0104]在再配线层4上，通过导体图案形成两个第二天线元件31、配线32。第二天线元件31在图4A所示的俯视图观察的情况下，在层积于绝缘层3的区域上的再配线层4形成。另外，两个第二天线元件31在与两个第一天线元件21大致同一直线上且夹着第一天线元件21而形成。另外，两个第二天线元件31和两个第一天线元件21分别隔开规定的间隔而配置。
[0105]配线32是与第二天线元件31—体形成的金属图案。不与第二天线元件31相接的一侧的端部与在配线层22设置的外部端子24电连接。
[0106]导体板5设置在绝缘层3的面中、与设置再配线层4的面相反侧的面上。
[0107]接着，对天线一体型模块I的功能块进行说明。图5是表示本发明实施方式I的天线一体型模块I的功能块的图。
[0108]天线一体型模块I在半导体芯片2的内部具有四个高频电路6。高频电路6通过未图示的增幅器及混频器等构成。
[0109]四个高频电路6中的两个分别与在配线层22形成的两个第一天线元件21连接。第一天线元件21形成在半导体芯片2的配线层22上，故而不存在将高频电路6和第一天线元件21连接的端子。根据该构成，能够抑制高频电路6和第一天线元件21的连接损失。
[0110]四个高频电路6中的不与第一天线元件21连接的剩余的两个分别与在再配线层4形成的两个第二天线元件31连接。第二天线元件31形成在半导体芯片2的外部即再配线层4上，故而存在将半导体芯片2中包含的高频电路6和第二天线元件31连接的外部端子24。
[0111]若将图5作为送信装置使用的送信模块进行说明，则向半导体芯片2输入的信号分别经由四系统的高频电路6从第一天线元件21及第二天线元件31辐射。另外，若将图5作为受信装置使用的受信模块进行说明，则信号的流动与送信模块的情况相反。
[0112]在四系统的高频电路6分别连接天线元件而构成阵列天线的情况下，使各天线元件的间隔为送信信号的波长的大致波长，成为抑制不需要辐射成分的高增益天线构造。
[0113]例如，80GHz带那样的超高频波段的自由空间中的半波长大致为1.9mm。在构成将四系统、即4元件的天线元件配置成I列的阵列天线的情况下，也考虑各自的天线尺寸的话，则在配置天线元件的方向上需要6mm以上的长度。若将四个天线元件全部形成在半导体芯片2上，则芯片尺寸增大，制造成本提尚。
[0114]另一方面，在为了抑制制造成本而将四系统的天线元件不形成在半导体芯片2上，而形成在再配线层4的情况下，从半导体芯片2到各天线元件的配线变长，直到天线元件的连接损失增大。另外，在将四系统的天线元件形成在再配线层4的情况下，需要在半导体芯片2上设置四个用于与天线元件连接的外部端子。
[0115]在本实施方式中，通过将双系统的天线元件形成在半导体芯片2上，将剩余的双系统的天线元件形成在半导体芯片2的外侧，能够将半导体芯片2的尺寸的一边抑制在3mm左右。通过该构成，不增大半导体芯片2的尺寸，抑制制造成本。另外，由于能够缩短从半导体芯片2到各天线元件的配线长度，也能够抑制直至天线元件的连接损失。另外，能够将连接半导体芯片2和天线元件的外部端子的数量抑制在两个。
[0116]另外，通过上述构成，在再配线层4，能够抑制设置第二天线元件31及配线32的面积。
[0117]接着，对上述说明的天线一体型模块I的安装方式进行说明。在此，对在PCB基板上使用焊锡球将天线一体型模块I作为BGA封装安装的方式进行说明。图6A是表示实施方式I的天线一体型模块的安装方式的剖面图，图6B是表示实施方式I的天线一体型模块的安装方式的平面图。图6B是从设有再配线层4的一侧观察图6A的构造所看到的平面图。
[0118]如图6A及图6B所示，天线一体型模块I使用焊锡球8及导体图案9安装在PCB基板7上。
[0119]在将天线一体型模块I作为BGA封装安装的情况下，为了提高可靠性，需要增加焊锡球8的数量。在本实施方式中，如图6B所示，由于抑制了设置第二天线元件31及配线32的面积，故而能够增多焊锡球8的数量，能够提高安装的可靠性。
[0120]另外，在图6A及图6B所示的安装方式中，导体图案9设置在PCB基板7的各面中的除了与第一天线元件21及第二天线元件31相对的部位X之外的部位。通过该构成，导体板5作为相对于从第一天线元件21及第二天线元件31辐射的电波的反射板而起作用，能够在通过PCB基板7的方向上辐射电波。
[0121]另外，在毫米波段那样的超高频波段，为了抑制元件间的连接损失，在将信号向半导体芯片外部的元件输出时，需要由接地端子包围输出信号的端子的两端。因此，为了将超高频波段的信号向一个外部元件输出，需要两个接地端子。即，外部端子24的数量越多，在半导体芯片2上设置的接地端子的数量也增多，半导体芯片2的尺寸也变大。
[0122]在本实施方式中，通过将多个天线元件中的一部分天线元件形成在半导体芯片2上，能够抑制从半导体芯片2向再配线层4等的外部输出的外部端子的数量。
[0123]如以上说明地，根据本实施方式，不增大半导体芯片2的尺寸，能够将阵列天线的各天线元件以规定的间隔(例如半波长的间隔)配置。另外，能够缩短用于与天线元件连接的配线并抑制连接损失，可将阵列天线高增益化。
[0124]另外，能够缩小再配线层4中的设置直至第二天线元件31及第二天线元件31的配线32的面积，故而在使用焊锡球8将天线一体型模块I安装在PCB基板7上时，能够提高安装的可靠性。
[0125]另外，本实施方式中说明的第一天线元件21及第二天线元件31优选为差动构造。在毫米波段使用的微波传输带天线那样的单相(单端)的输入的情况下，需要接地，但在CMOS工艺那样的半导体芯片中，能够形成网状的导体，但难以设置将导体面状地配置的理想的接地。在如第二天线元件31那样地使用再配线层4形成天线元件的情况下，能够在再配线层4内形成理想的接地，但再配线层4通常薄至数十μπι，故而天线元件与接地的距离接近，难以得到作为天线的宽带域的特性。
[0126]在本实施方式中，通过作为天线元件形成为差动构成，无需理想的接地，故而能够抑制天线的接地的影响，成为对周围环境变动的耐受力强的构成。作为差动构成的天线元件，例如列举偶极天线、环形天线等。
[0127]另外，在本实施方式中，通过将导体板5用作反射板，能够形成利用了反射板的单指向性的天线，能够提高天线一体型模块的天线增益。
[0128](实施方式2)
[0129]接着，对本发明实施方式2进行说明。本实施方式的天线一体型模块I的构造与图4Α、图4Β中说明的构造同样，故而省略其说明。
[0130]图7是表示包含实施方式2的天线一体型模块I的通信装置的功能块的图。另外，在图7的功能块的构成中，对与图5的功能块的构成共通的部分标注同一标记，省略其说明。图7的功能块的构成相对于图5的功能块的构成追加了相位调整电路10 — 1、振幅调整电路10 — 2。包含天线一体型模块I的通信装置的功能块具有与半导体芯片2中包含的高频电路6连接的相位调整电路10 — 1、振幅调整电路10 — 2。
[0131]相位调整电路10— I是对输入信号的相位进行调整的电路，振幅调整电路10 — 2是对输入信号的振幅进行调整的电路。
[0132]本实施方式的通信装置例如是图6Α及图6Β所示那样的、可通过使用焊锡球8在PCB基板7上安装天线一体型模块I的方式而构成。该情况下，相位调整电路10 — I及振幅调整电路10 — 2包含在PCB基板7上。另外，相位调整电路10 — I及振幅调整电路10 — 2也可以包含在天线一体型模块I的半导体芯片2上。
[0133]在实施方式I所示的天线一体型模块I中，第一天线元件21和第二天线元件31相对于天线一体型模块I的纵向(厚度方向)，配置在不同的平面上。因此，第一天线元件21与第二天线元件31的相位差基于电波的辐射方向和配置各个天线元件的平面间的纵向的差而决定。
[0134]另外，在实施方式I所示的天线一体型模块I中，第一天线元件21和第二天线元件31的构成不同，故而各自的输出信号或输入信号的振幅互不相同。
[0135]在本实施方式中，通过相位调整电路10 — I及振幅调整电路10 — 2与高频电路6连接的构成，对向四系统的高频电路6输入或输出的信号的振幅和相位进行调整。
[0136]在此，对本实施方式的通信装置的相位调整进行说明。图8A?图SC是表示天线一体型模块I的天线系统间的相位差之一例的图。图8A是表示相对于设置天线的面垂直的方向(天线的正面方向)上的天线系统间的相位差的图。图SB是表示相对于天线元件设置在同一平面时的天线的正面方向倾斜的方向上的天线系统间的相位差的图。图SC是表示天线元件设置在不同的平面上的情况下的倾斜方向上的天线系统间的相位差的图。
[0137]在图8A?SC中，间隔d表示天线元件间的间隔，距离t表示配置天线元件的平面间的纵向的差。另外，天线元件81和天线元件82的组合表示将天线元件设置在同一平面的情况。另外，天线元件83和天线元件82分别相当于第一天线元件21和第二天线元件31，表示天线元件设置在不同的平面上的情况。
[0138]另外，以下，本实施方式的通信装置为从各天线元件辐射电波的送信装置进行说明。在本实施方式中的通信装置为从各天线元件接受电波的受信装置的情况下，以下的说明中的天线的辐射方向可换言之天线的受信方向。
[0139]如图8A的天线元件81和天线元件82所示，天线的辐射方向为正面方向，在将天线元件配置在同一面内的情况下，天线元件间的相位差为零。另一方面，如图8A的天线元件83和天线元件82所示，在将天线元件配置在不同的平面的情况下，天线元件83与天线元件82之间的相位相对于正面方向偏离距离t。即，在将天线元件配置在不同的平面的情况下，相位调整电路10 — I考虑距离t而进行相位调整。
[0140]另外，如图SB的天线元件81和天线元件82所示，天线的辐射方向相对于正面方向成角度Θ，在天线元件配置在同一面内的情况下，天线元件间的相位差为dXsin0。
[0141]另一方面，如图SC的天线元件83和天线元件82所示，天线的辐射方向相对于正面方向成角度Θ，在天线元件配置在不同的平面的情况下，天线元件间的相位差为dXsin0+tX COS0。即，相位调整电路10 — I在将天线元件配置在不同平面的情况下，进而考虑t X cos0的相位而进行相位调整。
[0142]接着，对本实施方式的通信装置的振幅调整进行说明。如前所述，第一天线元件21设置在半导体芯片2上，第二天线元件31设置在再配线层4上。因此，形成各天线元件的材质不同，天线元件的增益相互不同。
[0143 ]振幅调整电路1 — 2考虑各天线元件的增益的不同而对振幅进行调整。例如，在第一天线元件21的增益比第二天线元件31的增益小的情况下，与第一天线元件21连接的振幅调整电路10 — 2以从第一天线元件21辐射的电波的振幅与从第二天线元件31辐射的电波的振幅一致的方式增大向第一天线元件21输出的信号的振幅。或者，与第二天线元件31连接的振幅调整电路10 — 2也可以减小向第二天线元件31输出的信号的振幅。
[0144]例如，在具有阵列天线的受信装置由受信电波进行到来方向推定的情况下，受信装置一边使各天线元件接受的信号的相位偏移一边进行到来方向推定。此时，从送信装置具有的阵列天线的各天线元件辐射的电波的振幅及相位一致为好。本实施方式的通信装置具有相位调整电路10 — I及振幅调整电路10 — 2，从而能够使从各天线元件辐射的电波的振幅及相位一致。
[0145]另外，在上述说明的本实施方式中，对在各天线元件的系统设置相位调整电路10 — I及振幅调整电路10 — 2的构成进行了说明，但也可以形成为在第一天线元件21和第二天线元件31的任一方设置相位调整电路10 — I及振幅调整电路10 — 2的构成。通过该构成能够减少相位调整电路1 — I及振幅调整电路1 — 2的数量，能够减小电路规模。
[0146]另外，在上述说明的本实施方式中，对设置相位调整电路10— I及振幅调整电路1 — 2二者的构成进行了说明，但也可以省略振幅调整电路1 — 2。通过该构成，能够减小振幅调整电路1 — 2的数量，减小电路规模。
[0147](实施方式3)
[0148]通常，作为半导体芯片2，在CMOS上形成的第一天线元件21与在再配线层4及绝缘材料3上形成的第二天线元件31相比，天线增益降低。这是CMOS中的硅基板的导电率的影响等导致的。
[0149]例如，在将第一天线元件21及第二天线元件31组合的阵列天线中，在抑制相对于主瓣的不需要辐射成分(侧瓣)的情况下，通常希望如泰勒分布那样地使从阵列天线的中心附近辐射的电波的振幅增大，随着接近两端而减小振幅的分布。
[0150]在本实施方式中，对将从阵列天线的中心附近辐射的电波的振幅增大，具有随着接近两端而减小振幅那样的分布的天线一体型模块I的构成进行说明。
[0151]图9A是表示本发明实施方式3的天线一体型模块I的概略构造的俯视图。图9B是表示本发明实施方式3的天线一体型模块I的概略构成的剖面图。对与实施方式I同样的构成，标注同一标记并省略其说明。以下，对与实施方式I的构成的差异进行说明。
[0152]如图9A、图9B所示，天线一体型模块I具有两个半导体芯片2，在各半导体芯片2上各设置一个第一天线元件21。另外，在各半导体芯片2(7)配线层22上形成一个外部端子24。
[0153]在再配线层4上，在两个半导体芯片2之间形成两个第二天线元件31。两个第二天线元件31经由配线32与分别形成在两个半导体芯片2的配线层22的外部端子24连接。
[0154]如图9A所示，在从上面观察的情况下，两个第二天线元件31在与分别设于两个半导体芯片2的两个第一天线元件21大致同一直线上，且以被第一天线元件21夹着的方式形成。另外，两个第二天线元件31和两个第一天线元件21分别隔开规定的间隔而配置。
[0155]图9A、图9B所示的天线一体型模块I上设置的阵列天线以天线增益较高的第二天线元件31为中心而配置，将天线增益较低的第一天线元件21配置在两端。通过该构成，以泰勒分布的方式增大从阵列天线的中心附近辐射的电波的振幅，随着接近两端，振幅减小。因此，本实施方式的天线一体型模块I能够得到抑制了侧瓣的指向性。
[0156]另外，在本实施方式中，对具有两个半导体芯片2的构成进行了说明，但也可以为具有三个以上的半导体芯片的构成。
[0157]另外，在本实施方式中，对在两个半导体芯片2分别设置一个第一天线元件21，将两个第二天线元件31设置在被第一天线21夹持的位置的构成进行了说明，但第一天线元件21和第一天线元件31的数量不限于此。
[0158]在由五个以上的天线元件构成I列的阵列天线的情况下，优选在两端配置第一天线元件的构成。在构成两列以上的阵列天线的情况下，也优选在各列的两端配置第一天线元件的构成。
[0159](实施方式4)
[0160]在实施方式I中，对在绝缘层3的面中、与设置再配线层4的面相反侧的面设置的导体板5作为反射板而起作用，向通过PCB基板7的方向辐射电波的构成进行了说明。在本实施方式中，对代替导体板5而在PCB基板7上设置反射板，从而将第一天线元件21和第二天线元件31单指向化的构成进行说明。
[0161]图1OA是表示本发明实施方式4的天线一体型模块的安装状态的剖面图。图1OB是表示本发明实施方式4的天线一体型模块的安装状态的平面图。对与实施方式I同样的构成标注同一标记并省略其说明。以下，对与实施方式I的构成的差异进行说明。
[0162]图1OA所示的天线一体型模块I从图6A所示的构成中删除了导体板5，取代之，在PCB基板7中的与第一天线元件21及第二天线元件31相对的部位具有反射板11。另外，图1OB是从设有再配线层4的一侧观察图1OA的构造所看到的平面图，与图6B所示的平面图同样。
[0163]在该构成中，天线的辐射方向通过反射板11的作用，与通过PCB基板7的方向相反。
[0164]根据以上说明的本实施方式，通过使天线的辐射方向为与通过PCB基板7的方向相反的方向，不产生构成PCB基板7的电介质导致的损失，能够提供高增益的天线一体型模块。
[0165]另外，由于为将反射板11设于PCB基板7的构成，故而根据焊锡球8的高度，以使各天线元件与反射板11的间隔为最佳的间隔的方式调整反射板11的位置，能够实现天线的高增益化。
[0166]另外，在本实施方式中，作为将反射板设于PCB基板7的上面的构成进行了说明，但本发明不限于此。例如，将PCB基板形成为具有包含表层和内层的多个导体层的构成，关于第一天线元件21、第二天线元件31各自，以为最佳的位置的方式将反射板11配置在PCB基板7的内层。
[0167]在上述说明的各实施方式中，对天线元件为4元件的构成进行了说明，但本发明不限于此。在设置多个天线元件的天线一体型模块中，只要为将天线元件的一部分形成在半导体芯片的配线层，将剩余部分形成在再配线层的构成即可。
[0168]另外，在上述说明的各实施方式中，对天线元件I列地配置的构成进行了说明，但也可以为将天线元件配置成2列以上的构成。
[0169]另外，在上述说明的各实施方式中，对天线一体型模块使用焊锡球安装在PCB基板上的方式进行了说明，但安装天线一体型模块的方式不限于此。
[0170]以上，参照附图对各种实施方式进行了说明，但显然本发明不限于上述例。只要是本领域技术人员可明了，在权利要求要求保护的范围内，可想到各种变更例或修正例，可理解为其显然也包含在本发明的保护范围内。另外，在不脱离发明主旨的范围内，也可以将上述实施方式中的各构成元素任意地组合。
[0171]【产业上的可利用性】
[0172]本发明适合用于毫米波段的无线通信装置及雷达装置等使用的小型模块。
【主权项】
1.一种天线一体型模块，其具有: 至少一个半导体芯片，其在硅基板的第一面上层积配线层，包含至少一个频率变换部； 绝缘层，其包围所述半导体芯片而配置； 再配线层，其在所述绝缘层的第一面上及所述配线层的第一面上层积； 至少一个第一天线元件，其通过导体图案在所述配线层的第一面上形成，与所述频率变换部连接； 至少一个第二天线元件，其通过导体图案在层积于所述绝缘层的第一面上的所述再配线层的第一面上形成，与所述频率变换部连接。2.如权利要求1所述的天线一体型模块，其中， 所述第一天线元件及所述第二天线元件的至少一方为差动构成。3.如权利要求1所述的天线一体型模块，其中， 所述绝缘层在导体板的第一面上层积。4.如权利要求1所述的天线一体型模块，其中， 所述第一天线元件及所述第二天线元件的辐射方向为所述再配线层的第二面的方向。5.如权利要求1所述的天线一体型模块，其中， 所述半导体芯片具有与所述频率变换部连接的至少一个相位调整电路。6.如权利要求1所述的天线一体型模块，其中， 所述半导体芯片具有与所述频率变换部连接的至少一个振幅调整电路。7.如权利要求1所述的天线一体型模块，其中， 所述各半导体芯片分开配置， 所述第二天线元件配置在所述各半导体芯片之间。8.—种雷达装置，其中， 具有天线一体型模块和安装所述天线一体型模块的第二基板， 所述天线一体型模块具有: 至少一个半导体芯片，其在硅基板的第一面上层积配线层，包含至少一个频率变换部； 绝缘层，其包围所述半导体芯片而配置； 再配线层，其在所述绝缘层的第一面上及所述配线层的第一面上层积； 至少一个第一天线元件，其通过导体图案在所述配线层的第一面上形成，与所述频率变换部连接； 至少一个第二天线元件，其通过导体图案在层积于所述绝缘层的第一面上的所述再配线层的第一面上形成，与所述频率变换部连接。9.如权利要求8所述的雷达，其中， 所述绝缘层层积在导体板的第一面上， 所述第二基板在所述天线一体型模块的与所述第一天线元件及所述第二天线元件相对的部位之外具有导体图案。10.如权利要求8所述的雷达装置，其中， 所述第二基板在所述天线一体型模块的与所述第一天线元件及所述第二天线元件相对的部位具有导体图案。11.如权利要求8所述的雷达装置，其中，所述第二基板具有与所述频率变换部连接的至少一个相位调整电路。12.如权利要求8所述的雷达装置，其中，所述第二基板具有与所述频率变换部连接的至少一个振幅调整电路。
【文档编号】G01S7/03GK105938934SQ201610118157
【公开日】2016年9月14日
【申请日】2016年3月2日
【发明人】佐藤润二, 塩崎亮佑
【申请人】松下电器产业株式会社