半导体结构的刻蚀方法
【专利摘要】本发明提供一种半导体结构的刻蚀方法，用于在刻蚀设备维护后对半导体衬底上的半导体结构进行刻蚀，包括：在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层；基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工艺。本发明能够避免因为刻蚀腔体维护保养时更换部件或者清洗部件引起半导体结构的关键特征尺寸的偏移问题，提高工艺稳定性以及产品良率。
【专利说明】
半导体结构的刻蚀方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种半导体结构的刻蚀方法。
【背景技术】
[0002]随着集成电路技术进入超大规模集成电路时代，集成电路的工艺尺寸向着65nm以及更小尺寸的结构发展，同时对半导体制造工艺提出了更高更细致的技术要求。其中，半导体工艺中的多晶硅栅极的关键特征尺寸日益成为多晶硅刻蚀的关键参数，所述的多晶硅栅极关键特征尺寸决定器件门电路的工作性能，对半导体器件的良率的影响也越来越敏感。
[0003]在当前65nm以及更小尺寸制造工艺中，广泛使用硬质掩模层作为多晶硅刻蚀的阻挡层，并通过对硬质掩模层线宽的修饰来调节多晶硅关键特征尺寸(CD)的大小，但是在小尺寸工艺制造过程中，光刻胶曝光过程中产生的驻波效应显得更加明显，需要在光刻胶层下增加BARC层(底部抗反射涂层)来减弱或消除驻波效应，BARC层除了消除驻波效应之外还起到了传递关键特征尺寸(Critical Dimens1n,CD)的作用，从而BARC层的传递关键特征尺寸的大小又决定了硬掩膜层特征尺寸的大小。
[0004]目前在大规模半导体器件制造过程中，随着半导体衬底加工数量的不断增加，刻蚀腔体的内部环境会随之发生变化，即前一片/批半导体衬底对后一片/批半导体衬底有着某种程度的影响，具有记忆效应。这种记忆效应其中主要体现在聚合物的堆积，即在刻蚀腔壁上，聚合物的类型会根据等离子体反应物和反应产物的不同而有所不同，主要分为无机聚合物和有机聚合物等。目前对于刻蚀工艺过程中聚合物在刻蚀腔壁的堆积引起的记忆效应的研究在工业上已给出了多种措施且已经具有很好的改善效果，其中使用最广泛的如无半导体衬底自动干法蚀刻清洁方法(Waferless Auto-Cleaning，简称WAC)和先进刻蚀腔体刻蚀条件控制(Advanced chamber condit1n control，简称AC3)，通常使用含氟NF3气体去除无机类聚合物，使用O2去除有机类聚合物并在清洁之后的刻蚀设备的刻蚀腔体内壁上沉淀一层类似二氧化硅的聚合物，这些WAC-AC3步骤能有效抑制腔体的记忆效应。
[0005]但是，为了维持半导体刻蚀工艺的持续可靠性，刻蚀作业腔体在进行刻蚀作业一定RF时数后需要对刻蚀腔体进行维护保养，针对于刻蚀腔体在维护保养时更换新的内部器件后，这些WAC-AC3工艺在维护保养后的RF较短的初期并不能很好的维持刻蚀腔体内壁环境的一致性。
[0006]目前，在65nm及更小尺寸工艺制造过程中，刻蚀腔体维护保养之后，为了测试刻蚀腔体的稳定性，在大规模生产前需要优先作业一片或几片半导体衬底用于测试刻蚀腔体的稳定性，根据测试的结果决定是否需要调整硬掩膜层的刻蚀时间，但是刻蚀腔体维护保养所更换的刻蚀腔体内壁部件并非是全新部件，而是在上次维护保养后卸下的经过清洗处理过的内壁部件，这些不同使用RF时数的内壁部件由于其表面的粗糙度随RF时数不同而表现出不同的差异，这种差异在WAC-AC3作业之后，内壁器件表面吸附的聚合物的能力也不同，正是这些不同作业RF时数的内壁部件对AC3作用中沉淀的聚合物吸附能力的不同使得对于优先作业的一片或几片半导体衬底的影响也是不同的，而直接根据目前在多晶硅栅极刻蚀过程中使用的先进制程控制(Advanced process control，简称APC)系统调控多晶娃刻蚀工艺参数会使得优先作业的一片或几片半导体衬底具有较高的作业风险，主要表现在多晶硅栅极关键特征尺寸的漂移，最终导致半导体器件的电性参数达不到产品规格要求，产品良率下降等问题。
[0007]中国专利CN103681287A公开了一种控制多晶硅栅极关键特征尺寸的方法，所述方法是根据在WAC-AC3工艺过程在所沉积的硅氧聚合物厚度定量的来控制多晶硅栅极刻蚀后的关键特征尺寸，该方法克服了现有技术中自由粒子对多晶硅刻蚀腔体氛围的影响不可控，无法定量地控制多晶硅栅极关键特征尺寸的难题，但针对每次刻蚀腔体维护保养后如何控制多晶硅栅极关键特征尺寸稳定性问题无法很好地解决。
[0008]中国专利CN101930921A公开了一种提高栅极尺寸均匀性的方法，该方法包括:在半导体衬底上依次形成栅极氧化层，多晶硅栅极层，底部抗反射涂层以及涂布光刻胶层;对所述光刻胶层进行修饰(trim)，用于定义多晶硅栅极的位置;对所述底部抗反射涂层进行主刻蚀和过刻蚀;刻蚀所述多晶硅栅极层形成栅极;去除光刻胶层和底部抗反射涂层;专利核心在于:刻蚀设备的反应腔体内采用偏置电压，对光刻胶层进行修饰。采用该方法可以大大提尚多晶娃棚.极关键特征尺寸的均勾性。
[0009]上述两件专利都未解决现有技术中刻蚀腔体维护保养时更换内壁部件或清洗部件后多晶硅栅极关键特征尺寸的偏移问题，无法定量地针对刻蚀腔体维护保养后多晶硅栅极关键特征尺寸进行调整，同时在多晶硅栅极关键特征尺寸出现问题时难以快捷准确的找到问题的切入点，从而影响半导体器件的电学性能和产品良率。
【发明内容】
[0010]本发明解决的问题是提供一种半导体结构的刻蚀方法，能够避免因为刻蚀腔体维护保养时更换部件或者清洗部件引起半导体结构的关键特征尺寸的偏移问题，提高工艺稳定性以及广品良率。
[0011]为了解决上述问题，本发明提供一种半导体结构的刻蚀方法，用于在刻蚀设备维护后对半导体衬底上的半导体结构进行刻蚀，包括:
[0012]在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层；
[0013]基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工艺。
[0014]可选地，所述聚合物层与刻蚀工艺在刻蚀设备的腔体内壁形成的聚合物材质相同。
[0015]可选地，所述半导体衬底的材质为硅，所述所述聚合物层为硅氧化合物。
[0016]可选地，所述聚合物的材质为Si02Cl4。
[0017]可选地，所述聚合物的厚度为100-500埃。
[0018]可选地，所述聚合物利用SiCl4与O2进行制作。
[0019]可选地，所述SiCU的流量范围为30-70sccm，所述O2的流量范围分别为80-120sccmo
[0020]可选地，所述述半导体结构包括:依次形成与半导体衬底上的栅氧化层、多晶硅栅极层、硬掩膜层、抗反射层和光刻胶层，所述刻蚀工艺包括:
[0021]对硬掩膜层进行形貌调节刻蚀，所述形貌调节的刻蚀时间为基于抗反射层刻蚀速率与多晶硅栅极层的关键特征尺寸的目标值；
[0022]以形貌调节刻蚀后的硬掩膜层为掩膜，对多晶硅栅极层进行形貌调节刻蚀，所述形貌调节刻蚀的刻蚀时间与刻蚀后的多晶硅栅极层的关键特征尺寸具有线性关系。
[0023]可选地，所述抗反射层刻蚀速率利用控制测试片上的抗反射层的刻蚀速率获得。
[0024]可选地，所述控制测试片与待刻蚀半导体结构相同。
[0025]与现有技术相比，本发明有以下优点:
[0026]本发明通过在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层，所述聚合物层能够改善刻蚀腔体内的部件因为清洗或者更更换造成的并且腔体内壁的表面粗糙程度不同，消除因为表面粗糙程度不同造成的器件漂移问题;基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工艺，可以提高半导体结构的刻蚀工艺的均匀性。
【附图说明】
[0027]图1是本发明的半导体结构的刻蚀方法的流程示意图。
【具体实施方式】
[0028]由于刻蚀设备在维护保养更换部件或者清洗部件造成半导体结构的关键特征尺寸的偏移问题，现有技术通过在刻蚀设备的反应腔体内采用偏置电压的方式对光刻胶层进行修饰刻蚀，以改善多晶硅栅极关键特征尺寸的均匀性，而金通过对光刻胶层进行修饰刻蚀，无法根本上解决多晶硅栅极特征尺寸漂移问题;或者现有技术也有通过在WAC-AC3工艺来消除刻蚀设备腔体的记忆效应，以改善多晶硅栅极关键特征尺寸的均匀性，但是在刻蚀腔体的零部件清洗或更换后，腔体内壁对聚合物的吸附能力不同，对同一批半导体衬底中的不同片半导体衬底的影响不同，难以消除多晶硅栅极关键特征尺寸漂移问题。
[0029]为了解决上述问题，本发明提供一种半导体结构的刻蚀方法，用于在刻蚀设备维护后对半导体衬底上的半导体结构进行刻蚀。参考图1所示的本发明的半导体结构的刻蚀方法的流程示意图。本发明所述的半导体工艺的刻蚀方法包括:
[0030]步骤SI，在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层；
[0031]步骤S2，基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工艺。
[0032]作为一个实力，所述半导体衬底的材质为硅，所述述半导体结构包括:依次形成与半导体衬底上的栅氧化层、多晶硅栅极层、硬掩膜层、抗反射层和光刻胶层。所述抗反射层用于消除光刻胶曝光过程中的驻波效应。
[0033]为了维持刻蚀设备腔体内壁的环境稳定性，在腔体内壁沉积的聚合物层与刻蚀工艺在刻蚀设备的腔体内壁形成的聚合物材质相同。
[0034]本发明所述的所述半导体衬底的材质为硅，所述所述聚合物层为硅氧化合物。作为优选的实施例，所述聚合物的材质为Si02Cl4。
[0035]为了解决刻蚀腔体保养时更换部件或者清洗部件后腔体内壁的表面对聚合物的吸附能力不同，所述聚合物的厚度为100-500埃。在上述厚度范围内，步进可以抑制刻蚀腔体的记忆效应，在刻蚀腔体更换部件或者清洁部件后，对于腔体内部环境的一致性也有改善。所述聚合物在后续抗反射层刻蚀工艺中将在在等离子浆的激发下产生氧离子，并参与刻蚀工艺。
[0036]作为一个实施例，所述聚合物利用SiCl4与O2进行制作。所述SiCl4的流量范围为30-70sccm，所述O2的流量范围分别为80-120sccm。在一个优选的是实施例中，所述SiCl4的流量范围50sccm，所述O2的流量范围分别为lOOsccm。
[0037]在所述聚合物沉积后，刻蚀设备的腔体内壁环境稳定，基于该聚合物厚度，对刻蚀设备的工艺参数进行设置进行半导体结构刻蚀工艺。具体而言，所述半导体结构刻蚀工艺至少包括:通过硬掩膜层进行形貌调节刻蚀的步骤，该步骤的目的是调整多晶硅栅极关键特征尺寸的线宽大小。
[0038]本发明通过设置形貌调节刻蚀步骤的工艺时间，来调整多晶硅栅极关键特征尺寸的线宽大小。
[0039]本发明所述的形貌调节的刻蚀时间为基于抗反射层刻蚀速率与多晶硅栅极层的关键特征尺寸的目标值，通过对硬掩膜层的形貌调节的刻蚀时间进行调整，可以调整最终形成的多晶硅栅极关键特征尺寸的线宽，与现有技术通过光刻胶层修饰来调整多晶硅栅极层的关键特征尺寸的方法相比，采用硬掩膜层刻蚀时间调整多晶硅栅极层的关键特征尺寸，能够改善多晶硅栅极关键特征尺寸的漂移问题，提高半导体器件的良率。
[0040]作为一个实施例，所述抗反射层刻蚀速率利用控制测试片上的抗反射层的刻蚀速率获得。所述控制测试片与待刻蚀半导体结构相同。
[0041]综上，本发明通过在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层，所述聚合物层能够改善刻蚀腔体内的部件因为清洗或者更更换造成的并且腔体内壁的表面粗糙程度不同，消除因为表面粗糙程度不同造成的器件漂移问题;基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工艺，可以提高半导体结构的刻蚀工艺的均匀性。
[0042]因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【主权项】
1.一种半导体结构的刻蚀方法，用于在刻蚀设备维护后对半导体衬底上的半导体结构进行刻蚀，其特征在于，包括: 在所述刻蚀设备的刻蚀腔体内壁沉积聚合物层； 基于所述聚合物层的厚度，设置刻蚀设备的工艺参数对所述半导体结构进行刻蚀工-H- O2.如权利要求1所述的半导体结构的刻蚀方法，其特征在于，所述聚合物层与刻蚀工艺在刻蚀设备的腔体内壁形成的聚合物材质相同。3.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述半导体衬底的材质为硅，所述所述聚合物层为硅氧化合物。4.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述聚合物的材质为S12Cl4o5.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述聚合物的厚度为100-500埃。6.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述聚合物利用SiCl4与O2进行制作。7.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述SiCl4的流量范围为30_70sccm，所述02的流量范围分别为80_120sccm。8.如权利要求1或2所述的半导体结构的刻蚀方法，其特征在于，所述述半导体结构包括:依次形成与半导体衬底上的栅氧化层、多晶硅栅极层、硬掩膜层、抗反射层和光刻胶层，所述刻蚀工艺包括: 对硬掩膜层进行形貌调节刻蚀，所述形貌调节的刻蚀时间为基于抗反射层刻蚀速率与多晶硅栅极层的关键特征尺寸的目标值； 以形貌调节刻蚀后的硬掩膜层为掩膜，对多晶硅栅极层进行形貌调节刻蚀，所述形貌调节刻蚀的刻蚀时间与刻蚀后的多晶硅栅极层的关键特征尺寸具有线性关系。9.如权利要求8所述的半导体结构的刻蚀方法，其特征在于，所述抗反射层刻蚀速率利用控制测试片上的抗反射层的刻蚀速率获得。10.如权利要求9所述的半导体结构的刻蚀方法，其特征在于，所述控制测试片与待刻蚀半导体结构相同。
【文档编号】H01L21/3213GK105957792SQ201610510324
【公开日】2016年9月21日
【申请日】2016年6月30日
【发明人】聂钰节, 唐在峰, 吴智勇, 任昱, 吕煜坤
【申请人】上海华力微电子有限公司