用于减少非易失性存储器中数据残留的方法
【专利摘要】本发明公开了一种用于减少非易失性存储器中数据残留的方法，包括：利用Silvaco TCAD对非易失性存储单元进行结构建模和电学特性建模；在结构模型和电学特性模型中确定对非易失性存储器中数据残留产生影响的因素对应的模型参数；利用控制变量法，依据0.18μm标准CMOS工艺，确定上述任一影响因素对非易失性存储器中数据残留的影响，并计算得到浮栅电荷量所对应的浮栅电子数；通过减小隧道氧化层厚度，或增加擦除操作中的源电压，或增加擦除操作时间以减小浮栅电子数，选取浮栅电子数最小的模型参数值应用于器件的工艺制造过程和工作过程中，进而攻击者更难根据浮栅电子数猜测存储数据，即有效地降低恢复数据的概率。
【专利说明】
用于减少非易失性存储器中数据残留的方法
技术领域
[0001]本发明涉及非易失性存储器的安全存储，具体涉及非易失性存储器中与浮栅结构有关的数据残留问题，属于信息安全技术领域。【背景技术】
[0002]随着信息存储技术的迅猛发展，固态存储技术得到广泛应用。固态存储器可以分为易失性存储器和非易失性存储器。与断电即失数据的易失性存储器相比，非易失性存储器在电源暂时中断或较长时间处于断电状态时，仍然能够保持其中的数据[1]。目前，以非易失性存储器为核心的固态存储技术广泛应用于计算机、汽车、移动设备、通讯和医疗等方面。
[0003]然而任何一种存储器都不是绝对安全的。非易失性存储器的应用是基于一种假设，即经过擦除操作，存储器中的信息不可恢复。但是，实际上并非如此，非易失性存储器中仍存在数据残留问题。非易失性存储器是以电荷的形式存储信息，在写入操作时，将电荷存储在浮栅中，在擦除操作时，让电荷流出浮栅[2]。但是执行擦除操作并不能将写入操作中流入浮栅的电子完全擦干净，仍然有部分电荷残留在浮栅上，并表征在阈值电压等器件参数上[3]。即使非易性存储器中的数据全为逻辑“1”，攻击者仍可以通过测量器件参数的具体模拟量，经运算分析，恢复存储器中的信息，使个人隐私或企业机密等受到威胁。
[0004]早在1996年，Peter Gutmann通过研究发现半导体存储器中存在数据残留问题[4]， 并在2001年对非易失性存储器EEPR0M的存储单元中的数据残留现象进行了进一步研究，发现编程时间和单元条件等会影响存储器件的阈值电压[5]。非易失性存储器中的数据残留与很多因素有关，例如写操作时间、擦除操作时间、偏置电压、工艺参数等。但是，并没有文章或者专利提出如何对这些影响因素进行仿真验证。因此，本发明从减少擦除操作后浮栅上残留的电子数的角度，通过改变器件的一些影响因素，使经过写/擦除操作之后，浮栅型非易失性存储器中的电子残留更少，从而减少非易失性存储器中的数据残留。
[0005][参考文献]
[0006]1.曾莹，伍冬，孙磊等;先进半导体存储器一一结构、设计与应用[M]，北京:电子工业出版社，2005,236-242。[〇〇〇7] 2.刘寅，苏昱，朱钧;FLASH存储单元结构及功能研究[J]，清华大学学报(自然科学版)，1999,39(Sl):91-94。
[0008]3.Skorobogatov S.Data remanence in flash memory devices [M].Cryptographic Hardware and Embedded Systems-CHES 2005.Springer Berlin Heidelberg,2005:339-353〇
[0009]4.Gutmann P.Secure delet1n of data from magnetic and solid-state memory[C]?Proceedings of the Sixth USENIX Security SympoSium，San Jose , CA.1996，14〇
[0010]5.Gutmann P.Data remanence in semiconductor devices[C].Proceedings ofthe 10th conference on USENIX Security SympoSium-Volume 10.USENIX Associat1n，2001:4-4〇
【发明内容】
[0011]非易失性存储器经过擦除操作后，浮栅上会残留部分电子。本发明提出一种用于减少非易失性存储器中数据残留的方法，基于软件仿真，通过改变器件的一些影响因素以减少擦除操作后浮栅上残留的电子数目，进而攻击者更难根据浮栅电子数猜测存储数据， 即有效地降低恢复数据的概率。
[0012]为了解决上述技术问题，本发明提出一种用于减少非易失性存储器中数据残留的方法，包括以下步骤:
[0013]步骤1:利用Silvaco TCAD对非易失性存储单元进行建模，包括结构模型和电学特性模型，其中，结构模型至少包括利用干氧热氧化形成隧道氧化层;电学特性模型至少包括擦除操作中的源电压和擦除操作时间的设置；[〇〇14]步骤2:在结构模型和电学特性模型中确定对非易失性存储器中数据残留产生影响的因素对应的模型参数;其中，隧道氧化层厚度所对应的模型参数是干氧热氧化中扩散的总时间，源电压所对应的模型参数是擦除操作中的源电压，擦除操作时间所对应的模型参数是擦除操作中瞬态仿真总时间；[0〇15]步骤3:利用控制变量法，依据0.1 8mi标准CMOS工艺，确定隧道氧化层厚度、擦除操作中源电压和擦除操作时间中任一影响因素对非易失性存储器中数据残留的影响，包括:
[0016](1)隧道氧化层厚度对非易失性存储器中数据残留产生的影响，擦除操作中的源电压为12伏，擦除操作时间为10微妙，干氧热氧化中扩散的总时间的取值范围是8.5?9.5， 单位是分钟，设置步长为<0.5分钟，取值分别为8.5、8.75、9.095、9.1、9.25、9.4、9.45、 9.5；
[0017](2)擦除操作中的源电压对非易失性存储器中数据残留的影响，隧道氧化层厚度为10.0003纳米，擦除操作时间为10微妙，源电压的取值范围是7?13，单位是伏特，取值分别为7、8、9、10、11、12、13;
[0018](3)擦除操作时间对非易失性存储器中数据残留的影响，隧道氧化层厚度为 10.003纳米，擦除操作中的源电压为12伏特，擦除操作时间的取值范围是0.00001?19.85， 单位是微秒，取值分别为 0.00001、0.0001、0.001、0.01、0.1、1、10、15、17.5、18.5、19.5、 19.75、19.8、19.85;
[0019](4)分别根据上述(1)、(2)、(3)确定的数据重复进行如下操作:首先，进行一次直流仿真，得到未进行写擦除操作时初始阈值电压的大小;然后，进行第一次写入操作的瞬态仿真；最后，进行擦除操作的瞬态和直流仿真，得到擦除操作完成后的浮栅电荷量大小，以及擦除操作完成后的阈值电压和初始阈值电压的差值；由下述公式计算得到浮栅电荷量所对应的浮栅电子数；
[0020]N=q/_1.602X10—19[〇〇21]式中，N为浮栅电子数，单位是个;q为浮栅电荷量，单位为库伦；
[0022]步骤4:通过减小隧道氧化层厚度，或增加擦除操作中的源电压，或增加擦除操作时间以减小浮栅电子数，选取浮栅电子数最小的模型参数值应用于器件的工艺制造过程和工作过程中。
[0023]与现有技术相比，本发明的有益效果是:
[0024]非易失性存储器中的数据残留是潜在地危害信息安全的重大隐患。目前仅用覆写等技术手段并不能完全解决非易失性存储器中的数据残留问题，因此，本发明从减少经擦除操作后浮栅残留的电子的角度，不仅可以有效地减少非易失性存储器中的数据残留，而且此方法不限工艺，不限影响因素，也不限仿真工具，适用范围广。【附图说明】
[0025]图1是非易失性存储器中存储数据的基本结构浮栅单元示意图；
[0026]图2是本发明用于减少非易失性存储器中数据残留的方法的流程图；
[0027]图3是非易失性存储单元的结构建模；
[0028]图4是浮栅残留电子数受隧道氧化层厚度的影响仿真图；
[0029]图5是擦除操作完成后的阈值电压和初始阈值电压的差值受隧道氧化层厚度的影响仿真图；
[0030]图6是浮栅残留电子数受擦除操作中的源电压的影响仿真图；[〇〇31]图7是擦除操作完成后的阈值电压和初始阈值电压的差值受擦除操作中的源电压的影响仿真图；[〇〇32]图8是浮栅残留电子数受擦除操作时间的影响仿真图；
[0033]图9是擦除操作完成后的阈值电压和初始阈值电压的差值受擦除操作时间的影响仿真图。【具体实施方式】
[0034]非易失性存储器中存储数据的基本结构是浮栅单元，如图1所示。非易失性存储单元结构中存储电荷的是浮栅。浮栅位于控制栅和衬底之间，被绝缘层包围，绝缘层的宽禁带形成了一个势皇，阻止了电子流入或流出浮栅。非易失性存储单元的逻辑“〇”和逻辑“1”状态可依据浮栅上负电荷的多少加以区分，而浮栅上负电荷的多少由编程操作决定。编程操作分为写入操作和擦除操作。写入操作利用沟道热电子注入效应，使电子流入浮栅，浮栅上的负电荷增多，晶体管的阈值电压Vth升高，高于读操作时所加栅源电压VCS，晶体管截止，数据存为逻辑“〇” ；擦除操作利用F-N隧穿效应，使电子流出浮栅，浮栅上的负电荷减少，晶体管的阈值电压Vth降低，低于读操作时所加栅源电压VCS，晶体管导通，数据存为逻辑“1”。
[0035]如图2是本发明用于减少非易失性存储器中数据残留的方法的流程图。下面结合附图和具体实施例对本发明技术方案作进一步详细描述，所描述的具体实施例仅对本发明进行解释说明，并不用以限制本发明。
[0036] 步骤1:采用0.18mi标准CMOS工艺，利用Silvaco TCAD对非易失性存储单元进行建模，包括结构建模和电学特性建模。[〇〇37]结构模型至少包括利用干氧热氧化形成隧道氧化层。在Deckbuild窗口中，启动工艺编辑器Athena，先进行网格的划分和衬底初始化，在界面处、氧化层和沟道等关键区域网格划分较细，提高了仿真精度。非易失性存储单元的结构建模中的工艺步骤，主要包括干氧热氧化形成隧道氧化层，淀积多晶硅作为浮栅，淀积氧化物_氮化物_氧化物层作为栅间介质，再淀积一层多晶硅作为控制栅，然后刻蚀掉以上淀积的材料，进行有源区的注入和退火。非易失性存储单元的结构建模中，还需要定义电极，在之后的器件仿真中会保存电极上电学方面的特性，并可通过Tonyplot进行电极上电学特性的查看。在进行非易失性存储单元的编程操作之前，还需要启动器件编辑器DevEdit对在工艺编辑器中形成的单元结构进行网格的重新调整，并保存为结构文件。结构建模结果如图3。[〇〇38]电学特性模型至少包括擦除操作中源电压和擦除操作时间的设置。在Deckbuild 窗口中，启动器件仿真器Atlas，首先进行一次直流仿真，得到未进行写擦除操作时初始阈值电压的大小。通过对控制栅加12伏电压，源端加0伏电压，漏端加6伏电压，进行第一次写入操作的瞬态仿真，得到写入操作完成后的浮栅电荷量大小，然后基于第一次写入操作，通过对控制栅加0伏电压，源端加12伏电压，漏端悬空，进行擦除操作的仿真，擦除操作的初始电荷量就是写入操作完成后的浮栅电荷量大小。通过对控制栅、源端、漏端和衬底加电压偏置，对第一次擦除操作进行瞬态仿真，可以得到浮栅电荷量随擦除时间的变化而变化，并利用Extract声明提取浮栅电荷量大小。接着对非易失性存储单元进行直流仿真，得到第一次擦除操作之后阈值电压的大小以及擦除操作完成后的阈值电压和初始阈值电压的差值。
[0039]步骤2:在步骤1建立的模型中找到与影响因素对应的模型参数。本发明选取非易失性存储器中数据残留的影响因素包括隧道氧化层厚度、擦除操作中的源电压大小以及擦除操作时间。其中，隧道氧化层厚度所对应的模型参数是干氧热氧化中扩散的总时间，源电压所对应的模型参数是擦除操作中的源电压，擦除操作时间所对应的模型参数是擦除操作中瞬态仿真总时间。
[0040]步骤3:利用控制变量法，研究单一影响因素对非易失性存储器中数据残留的影响。包括:
[0041]依据0.18m标准CMOS工艺，研究隧道氧化层厚度对非易失性存储器中数据残留的影响时，擦除操作中的源电压为12伏，擦除操作时间为10微妙，干氧热氧化中扩散的总时间的取值范围是8.5?20，单位为分钟，先设置步长为0.5分钟或0.5分钟的倍数，取值分别为 8.5、9、9.5、10、10.5、11、12、13、15、20。根据对隧道氧化层厚度的要求和仿真结果缩小模型参数值的范围，取值范围变为8.5?9.5，单位是分钟，设置步长为<0.5分钟，取值分别为 8.75、9.095、9.1、9.25、9.4、9.45。
[0042]研究擦除操作中源电压对非易失性存储器中数据残留的影响时，隧道氧化层厚度为10.003纳米，擦除操作时间为10微妙，源电压的取值范围是7?13，单位是伏特，取值分别为7、8、9、10、11、12、13。研究擦除操作时间对非易失性存储器中数据残留的影响时，隧道氧化层厚度为10.003纳米，擦除操作中的源电压为12伏特，擦除操作时间的取值范围是 0.00001?19.85,单位是微秒，取值分别为0.00001、0.00005、0.0001、0.001、0.01、0.1、 0.5、1、5、10、15、17.5、18.5、19.5、19.75、19.8、19.85〇
[0043]研究任一影响因素对非易失性存储器中数据残留的影响时，首先进行一次直流仿真，得到未进行写擦除操作时初始阈值电压的大小，然后进行第一次写入操作的瞬态仿真， 最后进行擦除操作的瞬态和直流仿真，得到擦除操作完成后的浮栅电荷量大小，以及擦除操作完成后的阈值电压和初始阈值电压的差值。由下述公式计算得到浮栅电荷量所对应的浮栅电子数。
[0044]N=q/_1.602X10-19
[0045]式中，N为浮栅电子数，单位是个;q为浮栅电荷量，单位为库伦。
[0046]研究隧道氧化层厚度对非易失性存储器中数据残留的影响时，经过写擦除操作后，浮栅电子数随隧道氧化层厚度的变化情况的仿真结果如图4,阈值电压和初始阈值电压的差值随隧道氧化层厚度的变化情况的仿真结果如图5。从图中可以看出，随着隧道氧化层厚度的减小，浮栅上残留的电子数减少，擦除操作后的阈值电压和初始阈值电压的差值越小，即非易失性存储器中的数据残留越少。研究擦除操作中源电压对非易失性存储器中数据残留的影响时，经过写擦除操作后，浮栅电子数随擦除操作中源电压的变化情况的仿真结果如图6,阈值电压和初始阈值电压的差值随擦除操作中源电压的变化情况的仿真结果如图7。从图中可以看出，随着擦除操作中源电压的增大，浮栅上残留的电子数减少，擦除操作后的阈值电压和初始阈值电压的差值越小，即非易失性存储器中的数据残留越少。研究擦除操作时间对非易失性存储器中数据残留的影响时，经过写擦除操作后，浮栅电子数随擦除操作时间的变化情况的仿真结果如图8,阈值电压和初始阈值电压的差值随擦除操作时间的变化情况的仿真结果如图9。从图中可以看出，随着擦除操作时间的增大，浮栅上残留的电子数减少，擦除操作后的阈值电压和初始阈值电压的差值越小，即非易失性存储器中的数据残留越少。
[0047]步骤4:选取浮栅电子数残留最少的模型参数值。根据仿真结果得出，减小隧道氧化层厚度，或增加擦除操作中的源电压大小，或增加擦除操作时间，可以使擦除操作后浮栅上残留的电子数更少，并且阈值电压与初始阈值电压差距越小，恢复存储信息的难度会加大。选取模型参数值不仅需要使浮栅电子数残留减少，还需要满足非易失性存储器的性能要求。以擦除操作时间为例，如果将浮栅上的电子完全移除出来，即擦除操作后的阈值电压完全等于初始阈值电压，需要很长的时间，而这个时间限制了非易失性存储器的擦除性能， 因此需要考虑系统的性能要求，以决定擦除操作时间的长短。
[0048]综上，本发明通过仿真软件建模，采用控制变量法逐一研究影响因素对非易失性存储器中数据残留的影响，利用改变器件的一些影响因素以减少非易失性存储器中数据残留。但是本发明不限工艺，不限影响因素，也不限仿真工具。
【主权项】
1.一种用于减少非易失性存储器中数据残留的方法，其特征在于，包括以下步骤:步骤1:利用Silvaco TCAD对非易失性存储单元进行建模，包括结构模型和电学特性模 型，其中，结构模型至少包括利用干氧热氧化形成隧道氧化层；电学特性模型至少包括擦除 操作中的源电压和擦除操作时间的设置；步骤2:在结构模型和电学特性模型中确定对非易失性存储器中数据残留产生影响的 因素对应的模型参数;其中，隧道氧化层厚度所对应的模型参数是干氧热氧化中扩散的总 时间，源电压所对应的模型参数是擦除操作中的源电压，擦除操作时间所对应的模型参数 是擦除操作中瞬态仿真总时间；步骤3:利用控制变量法，依据0.lSwii标准CMOS工艺，确定隧道氧化层厚度、擦除操作中 源电压和擦除操作时间中任一影响因素对非易失性存储器中数据残留的影响，包括:(1)隧道氧化层厚度对非易失性存储器中数据残留产生的影响，擦除操作中的源电压 为12伏，擦除操作时间为10微妙，干氧热氧化中扩散的总时间的取值范围是8.5?9.5，单位 是分钟，设置步长为<0.5分钟，取值分别为8.5、8.75、9.095、9.1、9.25、9.4、9.45、9.5;(2)擦除操作中的源电压对非易失性存储器中数据残留的影响，隧道氧化层厚度为 10.0003纳米，擦除操作时间为10微妙，源电压的取值范围是7?13，单位是伏特，取值分别 为7、8、9、10、11、12、13;(3)擦除操作时间对非易失性存储器中数据残留的影响，隧道氧化层厚度为10.003纳 米，擦除操作中的源电压为12伏特，擦除操作时间的取值范围是0.00001?19.85，单位是微 秒，取值分别为0.00001、0.0001、0.001、0.01、0.1、1、10、15、17.5、18.5、19.5、19.75、19.8、 19.85；(4)分别根据上述(1)、(2)、(3)确定的数据重复进行如下操作:首先，进行一次直流仿真，得到未进行写擦除操作时初始阈值电压的大小；然后，进行第一次写入操作的瞬态仿真；最后，进行擦除操作的瞬态和直流仿真，得到擦除操作完成后的浮栅电荷量大小，以及 擦除操作完成后的阈值电压和初始阈值电压的差值；由下述公式计算得到浮栅电荷量所对应的浮栅电子数；N=q/_1.602X10-19式中，N为浮栅电子数，单位是个;q为浮栅电荷量，单位为库伦；步骤4:通过减小隧道氧化层厚度，或增加擦除操作中的源电压，或增加擦除操作时间 以减小浮栅电子数，选取浮栅电子数最小的模型参数值应用于器件的工艺制造过程和工作 过程中。
【文档编号】G11C16/26GK105957806SQ201610409795
【公开日】2016年9月21日
【申请日】2016年6月8日
【发明人】赵毅强, 王佳, 辛睿山, 何家骥, 李雪民
【申请人】天津大学