半导体装置的制造方法
【专利摘要】提供一种半导体装置，包括第一电极以及连接至第一电极的第一导电型的第一半导体层。半导体装置还包括：设置于第一半导体层上的第二导电型的第二半导体层；设置于第二半导体层上的第一导电型的第三半导体层；以及设置于第三半导体层上的第二电极。半导体装置还包括设置于第一电极与第二电极之间的第三电极。半导体装置还包括具有连接至第二电极的上端部的第四电极，其中，第四电极具有比第二电极高的电阻率。
【专利说明】半导体装置
[0001]本申请以2015年3月9日申请的在先日本专利申请2015 — 046471号为基础并要求享有其优先权，其全部内容通过引用包含于本发明。
技术领域
[0002]此处说明的实施方式总体上涉及半导体装置。
【背景技术】
[0003]作为电力控制用的半导体装置，使用纵型MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor:金属氧化物半导体场效应晶体管)。在纵型MOSFET中，为了兼顾低导通电阻与高开关速度，使构造微细化的做法是有效的，但在该情况下，确保可靠性成为课题。
【发明内容】
[0004]实施方式提供一种能够抑制耐压降低的半导体装置。
[0005]总的来说，根据一个实施例，提供了一种半导体装置，包括:第一电极；与所述第一电极电连接的第一导电型的第一半导体层；位于所述第一半导体层上的第二导电型的第二半导体层；位于所述第二半导体层上的所述第一导电型的第三半导体层；位于所述第三半导体层上并与所述第三半导体层电连接的第二电极；在第一方向上与所述第二半导体层相邻并在与所述第一方向交叉的第二方向上位于所述第一电极与所述第二电极之间的第三电极；以及具有连接至所述第二电极的第一端部的第四电极。所述第四电极通过绝缘膜与所述第一半导体层、所述第二半导体层、所述第三半导体层、以及所述第三电极分隔开，并且所述第四电极的电阻率高于所述第二电极的电阻率。
[0006]根据上述结构的半导体装置，能够提供一种能够抑制耐压降低的半导体装置。
【附图说明】
[0007]图1是示出第I实施方式所涉及的半导体装置的剖面图。
[0008]图2 (a)以及图2 (b)是示出第I实施方式所涉及的半导体装置的制造方法的剖面图。
[0009]图3 (a)以及图3 (b)是示出第I实施方式所涉及的半导体装置的制造方法的剖面图。
[0010]图4(a)以及图4(b)是示出第I实施方式所涉及的半导体装置的制造方法的剖面图。
[0011]图5是示出比较例所涉及的半导体装置的剖面图。
[0012]图6是示出第2实施方式所涉及的半导体装置的剖面图。
[0013]图7是示出第3实施方式所涉及的半导体装置的剖面图。
[0014]图8是示出第4实施方式所涉及的半导体装置的剖面图。
【具体实施方式】
[0015](第I实施方式)
[0016]首先，对第I实施方式进行说明。
[0017]图1是示出本实施方式所涉及的半导体装置的剖面图。
[0018]如图1所示，本实施方式所涉及的半导体装置I例如是电力控制用的纵型的MOSFETo在半导体装置I中，例如设置有由金属构成的漏极电极11。在漏极电极11上，设置有导电型为n+型的η +型漏极层21。η +型漏极层21的下表面与漏极电极11的上表面接触。在η+型漏极层21上设置有导电型为η _型的η_型漂移层22。
[0019]以下，为了说明的方便，将从漏极电极11朝向η+型漏极层21的方向称为“上”，将其相反方向称为“下”。其中，这些方向与重力的方向无关。并且，在本说明书中，对表示导电型的“P”以及“η”的文字标注的上标“ + ”以及“一”的文字以相对的方式表示载流子浓度。例如，关于导电型为η型的区域，按照载流子浓度从高到低的顺序记为“η+型”、“η型”、“ιΓ型”。关于P型也同样。载流子浓度可以看作有效的杂质浓度。“有效的杂质浓度”是指半导体材料的对导电作出贡献的杂质的浓度，当某一部分包含作为施主的杂质以及作为受主的杂质双方的情况下，是指除了二者的抵消部分之外的浓度。
[0020]在η_型漂移层22上设置有P型基极层23。在ρ型基极层23上设置有η+型源极层24。并且，在ρ型基极层23内，设置有与η+型源极层24邻接的ρ+型接触层25。虽然ρ +型接触层25的下部配置在ρ型基极层23内，但并未到达ρ型基极层23的下表面。ρ+型接触层25的上部与η+型源极层24的上部邻接，ρ +型接触层25的上表面在η +型源极层24的上表面露出。
[0021]利用η+型漏极层21、η _型漂移层22、ρ型基极层23、η+型源极层24以及ρ +型接触层25构成半导体部分20。半导体部分20例如由单晶硅(Si)构成。如后面即将叙述的那样，例如，η+型漏极层21是硅晶片的一部分，除此以外的部分是在硅晶片上生长的外延硅层。
[0022]在半导体部分20上设置有例如由金属构成的源极电极12。源极电极12的下表面是平坦的，与η+型源极层24的上表面以及ρ +型接触层25的上表面接触，因而，与η +型源极层24以及ρ+型接触层25连接。
[0023]在半导体部分20，从上表面侧形成有多个沟道26。沟道26沿与漏极电极11的上表面平行的方向、即与图1的纸面垂直的方向(以下称为“进深方向”)延伸。并且，沟道26沿着图1的横向(以下称为“横向”)排列有多个。沟道26贯通η+型源极层24以及ρ型基极层23，一直到达η_型漂移层22的下部内。但是，沟道26并未贯通η_型漂移层22。并且，P+型接触层25也沿进深方向延伸。在横向上，ρ +型接触层25以及沟道26交替排列且相互离开。
[0024]在沟道26内埋入有例如由硅氧化物构成的绝缘膜30。绝缘膜30的上表面与源极电极12的下表面接触。在绝缘膜30内的与η_型漂移层22的上部、ρ型基极层23以及η+型源极层24的下部对置的位置，设置有一对栅极电极13。一对栅极电极13配置在沟道26内的横向两侧，且沿进深方向延伸。由此，栅极电极13隔着绝缘膜30与ρ型基极层23相对。并且，栅极电极13例如由多晶硅形成。栅极电极13借助绝缘膜30而与半导体部分20、漏极电极11以及源极电极12绝缘。
[0025]在沟道26内的横向中央部设置有一条场板(FP)电极14。FP电极14例如由多晶硅形成。因而，由金属构成的源极电极12的电阻率比FP电极14的电阻率低。FP电极14沿进深方向延伸，其上部14a配置在一对栅极电极13之间，下部14b配置在相比栅极电极13靠下方的位置。FP电极14的下部14b比上部14a粗，下部14b的宽度在从该下部14b与上部14a的边界稍稍离开的位置成为最大值，并从此处开始随着趋向下方而变细。FP电极14的上端位于相比栅极电极13的上端靠上方的位置，并与源极电极12的下表面接触。由此，FP电极14的上端与源极电极12的下表面连接。另一方面，FP电极14的下端并未到达沟道26的下端，而是由绝缘膜30覆盖。
[0026]接下来，对本实施方式所涉及的半导体装置的制造方法进行说明。
[0027]图2 (a)以及图2(b)、图3(a)以及图3 (b)、图4 (a)以及图4 (b)是示出本实施方式所涉及的半导体装置的制造方法的剖面图。
[0028]首先，如图2(a)所示，在n+型娃晶片21w上，夕卜延生长η _型的娃层，形成n_型外延层22e。接下来，在11_型外延层22e上形成掩膜41。通过例如光刻法在掩膜41上形成沿进深方向延伸的开口部41a。接下来，以掩膜41作为掩膜实施RIE(Reactive 1n Etching:反应离子蚀刻)等各向异性蚀刻，由此在η—型外延层22e内形成多条沟道26。此时，并不使沟道26贯通n_型外延层22e。其后，除去掩膜41。
[0029]接下来，如图2 (b)所示，在n_型外延层22e的表面上堆积例如硅氧化物，形成绝缘膜30a。绝缘膜30a虽然形成在沟道26的内表面上，但并不使其将沟道26内部完全填埋。接下来，例如堆积硅，并进行深蚀刻，由此在沟道26内、且是在绝缘膜30a的表面上形成由多晶硅构成的FP电极14。
[0030]接下来，如图3 (a)所示，从上方按照与硅相比优先蚀刻硅氧化物的条件进行深蚀亥IJ，由此除去绝缘膜30a的配置于n_型外延层22e的上表面上的部分以及配置于沟道26的上部内的部分。另一方面，FP电极14的下部14b保持由绝缘膜30a埋入的状态。由此，在沟道26的上部的横向两侧部形成有沿进深方向延伸的一对槽部42。
[0031]接下来，如图3(b)所示，在整面堆积例如硅氧化物，形成绝缘膜30b。绝缘膜30b虽然在槽部42的内表面上也形成，但并不使其将槽部42内部填埋。由此，FP电极14的上部14a由绝缘膜30b覆盖。此时，由于FP电极14由以高浓度掺杂了杂质的多晶硅形成，因此上部14a的氧化被促进，在一定程度上宽度变细。接下来，堆积例如硅，并进行深蚀刻，由此在槽部42内、且是在绝缘膜30b的表面上形成由多晶硅构成的栅极电极13。此时，栅极电极13的上端位于比FP电极14的上端低的位置。
[0032]接下来，如图4(a)所示，离子注入作为受主的杂质，由此，在n_型外延层22e的上部形成P型基极层23。接下来，注入作为施主的杂质，由此在ρ型基极层23的上部形成n+型源极层24。接下来，在n+型源极层24上形成掩膜(未图示)，并离子注入作为受主的杂质，由此将P型基极层23的上部的一部分以及n+型源极层24的一部分形成为ρ +型接触层25。η—型外延层22e中的未成为ρ型基极层23、η+型源极层24以及ρ +型接触层25的部分形成η_型漂移层22。利用η+型硅晶片21w、n _型漂移层22、p型基极层23、n+型源极层24以及p+型接触层25形成半导体部分20。接下来，在整面堆积例如硅氧化物，由此形成绝缘膜30c。绝缘膜30c也进入槽部42内，覆盖栅极电极13的上表面。
[0033]接下来，如图4 (b)所示，对绝缘膜30c以及30b进行深蚀刻，由此，半导体部分20以及FP电极14露出。此时，栅极电极13由绝缘膜30c覆盖而不露出。
[0034]接下来，如图1所示，通过在整面堆积金属，在半导体部分20、FP电极14以及绝缘膜30c的上表面上形成源极电极12。源极电极12与n+型源极层24、ρ +型接触层25以及FP电极14接触。并且，在半导体部分20的下表面上形成漏极电极11。漏极电极11与η+型娃晶片21w接触。接下来，对n+型娃晶片21w进行切割。由此，从一片η +型娃晶片21w以及形成于其上下表面上的层叠体将多个半导体装置I单片化。此时，n+型硅晶片21w形成n+型漏极层21。并且，利用绝缘膜30a、30b以及30c形成绝缘膜30。这样，制造本实施方式所涉及的半导体装置I。
[0035]接下来，对本实施方式的效果进行说明。
[0036]在本实施方式所涉及的半导体装置I中，各部分的形状以及尺寸等设计成使得当FP电极14的电位(FP电位)与源极电极12的电位(源极电位)相等时能够得到规定的耐压。而且，在半导体装置I中，由多晶硅构成的FP电极14的上表面与由金属构成的源极电极12的下表面连接。由此，从源极电极12到FP电极14的各部分为止的最大距离变短，能够将FP电位稳定地固定在源极电位。因此，例如，即便在半导体装置I的开关时，FP电位也难以变动，难以产生因FP电位的变动而导致的耐压的降低，难以产生因耐压的降低而引起的雪崩击穿，难以在源极电极12与漏极电极11之间流过不希望的电流。结果，能够实现可靠性高的半导体装置。
[0037](比较例)
[0038]接下来，对比较例进行说明。
[0039]图5是示出比较例所涉及的半导体装置的剖面图。
[0040]如图5所示，在本比较例所涉及的半导体装置101中，FP电极14的上端与栅极电极13的上端位于几乎相同的高度，且隔着绝缘膜30从源极电极12离开。另一方面，FP电极14在进深方向的一部分与源极电极12连接。
[0041 ] 在本比较例中，FP电极14仅在进深方向的一部分与源极电极12连接，因此从源极电极12到FP电极14的各部分为止的最大距离长。并且，FP电极14由多晶硅构成，通常多晶硅的电阻率比金属的电阻率高。因此，在FP电极14中的距源极电极12远的部分与源极电极12之间夹着比较高的导线电阻。因而，例如，在半导体装置101开关时，FP电极14中的距源极电极12远的部分的电位容易因与栅极电极13之间的耦合以及与漏极电极11之间的耦合等而从源极电位变动。特别是若使半导体装置101高速地开关，则FP电位的变动容易变大。
[0042]在半导体装置101中，使各部分的设计最优化，以使得当FP电位为源极电位时源极电极12与漏极电极11之间的耐压最大，因此，若FP电位相对于源极电位变动则耐压降低，当耐压变为某一阈值以下时半导体装置101过渡至动态雪崩模式，发生自启动，流过泄漏电流。结果，半导体装置101的动作变得不稳定。这样，本比较例所涉及的半导体装置101与第I实施方式所涉及的半导体装置I相比较可靠性低。
[0043](第2实施方式)
[0044]接下来，对第2实施方式进行说明。
[0045]图6是示出本实施方式所涉及的半导体装置的剖面图。
[0046]如图6所示，在本实施方式所涉及的半导体装置6中，p+型接触层25仅配置在η +型源极层24内，并未配置在ρ型基极层23内。因此，ρ+型接触层25并未在半导体部分20的上表面露出。另一方面，在源极电极12的下表面形成有沿进深方向延伸的凸部12a。凸部12a沿上下方向贯通n+型源极层24，并与ρ +型接触层25连接。凸部12a与源极电极12的主体部一体形成，作为源极电极12的埋入电极发挥功能。
[0047]根据本实施方式，由于P+型接触层25经由凸部12a与源极电极12连接，因此ρ +型接触层25的最下部与源极电极12之间的导线电阻低。结果，能够降低将雪崩击穿时产生的空穴排出时的电阻，能够进一步提高雪崩耐量。
[0048]本实施方式的上述以外的结构、动作以及效果与上述的第I实施方式相同。
[0049](第3实施方式)
[0050]接下来，对第3实施方式进行说明。
[0051]图7是示出本实施方式所涉及的半导体装置的剖面图。
[0052]如图7所示，在本实施方式所涉及的半导体装置3中，FP电极14的上端位于比栅极电极13的上端低的位置。另一方面，在源极电极12的下表面形成有沿进深方向延伸的凸部12b，其下端与FP电极14的上端抵接。由此，源极电极12经由凸部12b与FP电极14连接。凸部12b与源极电极12的主体部一体形成，作为源极电极12的埋入电极发挥功能。
[0053]根据本实施方式，与上述的第I实施方式相比较，通过在源极电极12的下表面形成凸部12b，能够进一步缩短FP电极14的各部分与源极电极12之间的距离。由此，能够将FP电极14的电位更稳定地固定在源极电位。
[0054]本实施方式的上述以外的结构、动作以及效果与上述的第I实施方式相同。
[0055](第4实施方式)
[0056]接下来，对第4实施方式进行说明。
[0057]图8是示出本实施方式所涉及的半导体装置的剖面图。
[0058]如图8所示，本实施方式是组合上述的第2实施方式与第3实施方式的例子。
[0059]S卩，在本实施方式所涉及的半导体装置4中，在源极电极12的下表面形成有凸部12a以及凸部12b。凸部12a以及凸部12b沿进深方向延伸，且沿横向交替排列。而且，凸部12a的下端与P+型接触层25连接，凸部12b的下端与FP电极14的上端连接。
[0060]在半导体装置4中，能够将雪崩击穿时产生的空穴经由P+型接触层25以及凸部12a迅速地朝源极电极12排出，并且能够经由凸部12b对FP电极14更有效地施加源极电位。结果，半导体装置4的雪崩耐量高，可靠性高。
[0061]本实施方式的上述以外的结构、动作以及效果与上述的第I实施方式相同。
[0062]根据以上说明了的实施方式，能够实现一种能够抑制耐压降低的半导体装置。
[0063]以上，对本发明的几个实施方式进行了说明，但这些实施方式只是作为例子加以提示，并非意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的主旨的范围进行各种省略、替换、变更。这些实施方式或其变形包含于发明的范围或主旨中，并且包含于权利要求书所记载的发明及其等同的范围中。
【主权项】
1.一种半导体装置，包括: 第一电极； 与所述第一电极电连接的第一导电型的第一半导体层； 位于所述第一半导体层上的第二导电型的第二半导体层； 位于所述第二半导体层上的所述第一导电型的第三半导体层； 位于所述第三半导体层上并与所述第三半导体层电连接的第二电极； 在第一方向上与所述第二半导体层相邻并在第二方向上位于所述第一电极与所述第二电极之间的第三电极，所述第二方向与所述第一方向交叉；以及 具有第一端部的第四电极，所述第一端部与所述第二电极连接，所述第四电极通过绝缘膜与所述第一半导体层、所述第二半导体层、所述第三半导体层以及所述第三电极分隔开，所述第四电极的电阻率高于所述第二电极的电阻率。2.根据权利要求1所述的半导体装置，其中， 所述第二电极由金属构成，并且所述第四电极由硅构成。3.根据权利要求1所述的半导体装置，其中， 所述第三电极包括在所述第一方向上彼此分隔开的一对第三电极部，所述第四电极在所述一对第三电极部之间沿所述第二方向延伸。4.根据权利要求3所述的半导体装置，其中， 所述第二电极的下表面是平坦的，并且， 所述第四电极的所述第一端部沿第三方向与所述第二电极的所述下表面直接接触一段距离，所述距离与所述第四电极沿所述第三方向的整个长度相等，所述第三方向与所述第一方向和所述第二方向正交。5.根据权利要求1所述的半导体装置，还包括: 从所述第二电极穿过所述第三半导体层延伸到所述第二半导体层中的所述第二导电型的第四半导体层，所述第四半导体层中的第二导电型杂质的浓度比所述第二半导体层中的第二导电型杂质的浓度高。6.根据权利要求1所述的半导体装置，还包括: 设置在所述第二半导体层中的所述第二导电型的第四半导体层，所述第四半导体层中的第二导电型杂质的浓度比所述第二半导体层中的第二导电型杂质的浓度高，其中，位于所述第二电极的下表面上的第一凸部与所述第四半导体层连接。7.根据权利要求6所述的半导体装置，其中， 位于所述第二电极的所述下表面上的第二凸部在所述第二方向上延伸穿过所述绝缘膜，并直接接触所述第四电极的所述第一端部。8.根据权利要求1所述的半导体装置，其中， 位于所述第二电极的下表面上的第二凸部直接接触所述第四电极的所述第一端部。9.根据权利要求1所述的半导体装置，其中， 所述第四电极具有在所述第二方向上与所述第一端部分隔开的第二端部， 所述第一端部在所述第一方向上具有第一宽度，所述第二端部在所述第一方向上具有第二宽度，并且所述第一宽度小于所述第二宽度。10.根据权利要求9所述的半导体装置，其中， 所述第四电极在所述第一方向上的宽度从所述第一宽度变化至所述第二宽度，并且所述第四电极的最大宽度在所述第一端部与所述第二端部之间，所述最大宽度大于所述第二宽度。11.一种半导体装置，包括: 位于第一电极上的第一导电型的第一半导体层； 位于所述第一半导体层上的第二导电型的第二半导体层； 位于所述第二半导体层上的所述第一导电型的第三半导体层； 接触所述第三半导体层的第二电极； 设置于绝缘膜中并在第一方向上彼此分隔开的一对第三电极，所述绝缘膜与所述第一半导体层、所述第二半导体层、和所述第三半导体层以及所述第二电极的下表面接触，所述下表面平行于所述第一方向；以及 在第二方向上位于所述第一电极与所述第二电极之间并在所述第一方向上位于所述一对第三电极之间的第四电极，所述第四电极通过所述绝缘膜与所述一对第三电极分隔开，所述第二方向垂直于所述第一方向，其中， 所述第四电极的最靠近所述第二电极的所述下表面的第一端部与所述第二电极直接连接。12.根据权利要求11所述的半导体装置，其中， 所述第二电极由金属构成，并且所述第四电极由硅构成。13.根据权利要求11所述的半导体装置，其中， 所述第四电极在与所述第一方向和所述第二方向垂直的第三方向上延伸，并且所述第四电极在所述第四电极沿着所述第三方向的整个长度上与所述第二电极的所述下表面直接接触。14.根据权利要求11所述的半导体装置，还包括: 设置于所述第二半导体层中的所述第二导电型的第四半导体层，所述第四半导体层中的第二导电型杂质的浓度比所述第二半导体层中第二导电型杂质的浓度高，其中， 位于所述第二电极的所述下表面上的第一凸部与所述第四半导体层连接。15.根据权利要求14所述的半导体装置，其中， 位于所述第二电极的所述下表面上的第二凸部在所述第二方向上延伸穿过所述绝缘膜并与所述第四电极的所述第一端部直接接触。16.根据权利要求11所述的半导体装置，其中， 位于所述第二电极的所述下表面上的第二凸部与第四电极的所述第一端部直接接触。17.根据权利要求11所述的半导体装置，其中， 所述第四电极具有在所述第二方向上与所述第一端部分隔开的第二端部， 所述第一端部在所述第一方向上具有第一宽度，所述第二端部在所述第一方向上具有第二宽度，并且所述第一宽度小于所述第二宽度。18.根据权利要求17所述的半导体装置，其中， 所述第四电极在所述第一方向上的宽度从所述第一宽度变化到所述第二宽度，并且所述第四电极的最大宽度位于所述第一端部与所述第二端部之间，所述最大宽度大于所述第二宽度。19.一种半导体装置，包括: 第一导电型的漏极层； 设置于所述漏极层上的所述第一导电型的漂移层； 设置于所述漂移层上的第二导电型的基极层； 设置于所述基极层上的所述第一导电型的源极层； 在第一方向上分隔开的一对栅极电极； 与所述漏极层电连接的漏极电极； 与所述源极层电连接的源极电极，所述源极电极具有平行于所述第一方向的表面，所述表面具有与所述源极层接触的部分；以及 在所述第一方向上位于所述一对栅极电极之间并在第二方向上延伸的场板电极，所述第二方向与所述第一方向交叉，其中，所述场板电极具有与所述源极电极直接连接的第一端部。20.根据权利要求19所述的半导体装置，其中， 所述场板电极的所述第一端部在所述场板电极的所述第一端部在所述第一方向上的整个宽度上与所述源极电极直接连接。
【文档编号】H01L29/06GK105957891SQ201510533043
【公开日】2016年9月21日
【申请日】2015年8月27日
【发明人】新井雅俊, 鉾本吉孝, 西胁达也
【申请人】株式会社东芝