常断结型场效应晶体管以及互补电路的制作方法

常断结型场效应晶体管以及互补电路的制作方法
【专利摘要】一种结型场效应晶体管(JFET)，其具有栅极区域，所述栅极区域包括具有不同导电类型的材料的两个分离的子区域，和/或肖特基结，其基本抑制在栅极结被正向偏置时的栅极电流；以及并入这种JFET装置的互补电路。根据本发明的一个方面，提供了一种结型场效应晶体管(JFET)，其包括沟道区和栅极区域。所述栅极区域包括第一栅极子区域以及第二栅极子区域。所述第一栅极子区域与所述沟道区形成结。所述第二栅极子区域与所述第一栅极子区域形成结。所述沟道区以及所述第二栅极子区域包括第一导电类型的材料。所述第一栅极子区域包括第二导电类型的材料，所述第二导电类型不同于所述第一导电类型。
【专利说明】
常断结型场效应晶体管以及互补电路
技术领域
[0001]本发明总的来说涉及结型场效应晶体管(JFETs)领域，更特别地涉及用于薄膜JFET的结构。
【背景技术】
[0002]在薄膜晶体管(TFT)、图像传感器、受光器以及太阳能电池的生产中广泛使用氢化的非晶硅(a-S1:H)。该材料典型地通过等离子增强化学气相沉积(PECVD)在接近200 °C的温度生长，适于低成本大面积基板。低成本大面积处理对于大面积电子装置中的应用，诸如制造用于有源矩阵显示器的TFT背板(TFT backplanes)，是非常期望的。
[0003]然而，需要大且稳定的驱动电流的应用，诸如高分辨率有源矩阵有机发光二极管显示器对于使用a_S1:H TFT提出了某些挑战。大面积沉积技术通常适于生长非晶材料，但是由这些材料构造的装置遇到相对于由结晶材料制成的装置性能劣化的问题。同时，加工处理单晶装置通常需要互补金属-氧化物-半导体(CMOS)制造厂，这对于大面积以及显示器过于昂贵。
[0004]随着使得能够实现将结晶硅(C-Si)的薄层转移到低成本基板(诸如，玻璃或塑料)上的各种层转移技术的出现，已知具有C-Si沟道以及PECVD接触区域的薄膜异质结场效应晶体管(HJFET)装置。

【发明内容】

[0005]根据本发明的一个方面，提供了一种结型场效应晶体管(JFET)，其包括沟道区以及栅极区域。所述栅极区域包括第一栅极子区域以及第二栅极子区域。所述第一栅极子区域与所述沟道区形成结。所述第二栅极子区域与所述第一栅极子区域形成结。所述沟道区以及所述第二栅极子区域包括第一导电类型的材料。所述第一栅极子区域包括第二导电类型的材料，所述第二导电类型不同于所述第一导电类型。
[0006]根据本发明的另一方面，提供了一种互补电路，其包括结型场效应晶体管(JFET)和金属-氧化物-半导体场效应晶体管(MOSFET)，每一个具有栅极、漏极和源极电极以及沟道区。所述JFET包括栅极区域。所述JFET的栅极区域包括第一栅极子区域以及第二栅极子区域。所述第一栅极子区域与所述JFET沟道区形成结。所述第二栅极子区域与所述第一栅极子区域形成结。所述MOSFET沟道区和JFET沟道区以及所述第二栅极子区域包括第一导电类型的材料。所述第一栅极子区域包括第二导电类型的材料，所述第二导电类型不同于所述第一导电类型。所述JFET的栅极、漏极或源极电极中的至少一个相应地电连接到所述MOSFET的栅极、漏极或源极电极。
[0007]根据本发明另一方面，提供了一种结型场效应晶体管(JFET)，其包括沟道区以及栅极区域。所述栅极区域与所述沟道区形成结。所述栅极区域包括至少一个肖特基结。所述栅极区域包括阻挡堆叠。
【附图说明】
[0008]图1A是根据本发明的第一实施例半导体结构的截面图；
[0009]图1B是根据本发明的第二实施例半导体结构的截面图；
[0010]图2是示出由本发明的实施例产生的和/或有助于理解本发明实施例的信息的第一曲线图；
[0011]图3A是示出由本发明实施例产生的和/或有助于理解本发明实施例的信息的第二曲线图；
[0012]图3B是示出由本发明实施例产生的和/或有助于理解本发明实施例的信息的第三曲线图；
[0013]图4是示出由本发明的实施例产生的和/或有助于理解本发明实施例的信息的第四曲线图；
[0014]图5A是示出由本发明实施例产生的和/或有助于理解本发明实施例的信息的第五曲线图；
[0015]图5B是示出由本发明实施例产生的和/或有助于理解本发明实施例的信息的第六曲线图；
[0016]图6是根据本发明的第三实施例半导体结构的截面图；
[0017]图7A是根据本发明的第四实施例半导体结构的截面图；
[0018]图7B是根据本发明的第五实施例半导体结构的截面图；
[0019]图8A是根据本发明的第六实施例半导体结构的截面图；
[0020]图SB是根据本发明的第七实施例半导体结构的截面图；
[0021 ]图9A是根据本发明的第八实施例半导体结构的截面图；
[0022]图9B是根据本发明的第九实施例半导体结构的截面图；
[0023]图9C是根据本发明的第十实施例半导体结构的截面图；
[0024]图9D是根据本发明的第十一实施例半导体结构的截面图；
[0025]图9E是根据本发明的第十二实施例半导体结构的截面图；
[0026]图1OA是根据本发明的第十三实施例半导体结构的截面图；
[0027]图1OB是示出由第十三实施例半导体结构产生和/或有助于理解第十三实施例半导体结构的信息的曲线图；
[0028]图1lA是根据本发明的第十四实施例半导体结构的截面图；
[0029]图1lB是第十四实施例半导体结构的电路图；
[0030]图1lC是示出由第十四实施例半导体结构产生的和/或有助于理解第十四实施例半导体结构的信息的图；
[0031]图12A是根据本发明的第十五实施例半导体结构的截面图；
[0032]图12B是根据本发明的第十六实施例半导体结构的截面图；
[0033]图12C是示出由第十五实施例半导体结构产生的和/或有助于理解第十五实施例半导体结构的信息的图；以及
[0034]图12D是根据本发明的第十七实施例半导体结构的截面图。
【具体实施方式】
[0035]本发明的某些实施例认识到:(i)可以利用用于非结晶材料(例如，非晶Si)的主流大面积沉积技术在薄的单晶衬底上加工具有C-Si沟道和PECVD接触区域的薄膜异质结场效应晶体管(HJFET)装置，和/或(b)具有c-Si沟道和PECVD接触区域的薄膜异质结场效应晶体管(HJFET)装置提供了基本高于a-S1:H TFT的性能；(ii)这些HJFET装置的c_Si沟道也可以利用各种已知的技术由重结晶化的多晶硅(多晶-Si)形成；(iii)这样的HJFET的栅极区域可以包括结构上与具有本征薄层的异质结太阳能电池的发射极类似的a-S1:H; (iv)源极区域和漏极区域可以包括利用与a_S1:H相同PECVD反应器在接近200°C (恰当地低于250°C)的温度在C-Si上外延生长的氢化的结晶硅(c-S1:H);和/或(V)该方法允许使用现有的a-S1:H沉积基础结构用于制造这样的HJFET装置。
[0036]在本发明的某些实施例中，将阻挡结构并入到结型场效应晶体管(JFET)装置的栅极堆叠中，以基本抑制在栅极结被正向偏置时的栅极电流。结果，获得具有类似MOSFET那样特性的常断型JFET装置。所述JFET装置包括栅极区域、源极区域和漏极区域，并且可以通过例如等离子增强化学气相沉积(PECVD)在薄膜结晶Si(C-Si)衬底上在低于200 °C (恰当地低于250°C)的温度形成。HJFET装置可以与在同一c-Si衬底上制造的MOSFET装置集成，以形成互补电路。
[0037]对于当前的现有技术，本发明的某些实施例认识到一个或多个如下事实、潜在问题和/或改进的潜在范围:(i)JFET或HJFET具有比MOSFET简单的结构；(ii)HJFET结构优于更通常使用的金属-氧化物-半导体场效应晶体管(MOSFET)的优点包括由于消除了低温栅极电介质而导致的确认的a-S1:H/c-Si异质结的稳定性以及降低的工作电压；(iii)尽管有这些优点，但如果栅极异质结被正向偏置，则HJFET装置易于有高的栅极泄漏;和/或(iv)该缺点将HJFET装置的实际应用限φ?倒常通型(normally-ON)晶体管。
[0038]结果，本发明的某些实施例可以包括一个或多个如下特征、特性和/或优点:(i)具有改善的栅极堆叠以阻挡正向偏置下的栅极电流的JFET和/或HJFET结构；(ii)利用常规的JFET或已知的HJFET结构不能够实现的常断型装置；(iii)与主流的用于生产(i)和/或(ii)的装置的大面积工艺兼容的相同沉积技术的使用；(iv)在有源矩阵有机发光二极管(AMOLED)背板的像素电路中的应用;和/或(V)通过(i)和/或(ii)的装置与在同一衬底上制作的MOSFET装置的互连形成互补电路。
[0039]本发明的某些实施例认识到:(i)上面所描述的特征、特性和/或优点可以具有将AMOLED背板驱动器/控制电路集成在与HJFET背板相同的衬底上的价值；(ii)上面所描述的特征、特性和/或优点可以具有实现用于大面积电子装置中的其它应用(诸如，逻辑和存储器)的互补电路的价值，假设可获得充分可靠的MOSFET装置的话；(iii)对于这样的应用的可靠性要求通常没有对于AMOLED像素中的驱动晶体管(其以直流(DC)(也就是说，以100%占空比)操作)的可靠性要求严格；(iv)常规的在玻璃上硅(S1G)衬底上具有P沟道MOSFET和N沟道MOSFET的互补电路要求直至600°C的工艺温度以用于P+和n+注入的源极区域和漏极区域的激活；(V)对于调节阈值电压和降低阈值电压对与绝缘衬底(例如，掩埋氧化物(BOX)或玻璃)相关联的寄生的固定和/或俘获的电荷的灵敏度，沟道注入是期望的；(vi)诸如(iv)中的高激活温度排除了宽范围的低成本和柔性衬底的使用;和/或(vii)相反，本发明的某些实施例仅要求一种类型的衬底掺杂，从而消除了对于衬底制备之后另外的衬底掺杂的需要。
[0040]本发明的某些实施例可以包括互补电路方案，其中N沟道HJFET和P沟道MOSFET的组合包括:N沟道HJFET，其提供比P沟道HJFET高的驱动电流(由于电子比空穴高的迀移率)，以及P沟道M0SFET，其对浮置体区效应(floating-body)(诸如，早期击穿/扭结(kink)效应)远不如N沟道MOSFET敏感，和/或其中预期HJFET装置对浮置体区效应免疫而不管衬底类型(因为在HJFET结构中并不存在MOSFET结构固有的寄生双极晶体管)。
[0041]本发明的某些实施例认识到:(i)常断型HJFET装置可以通过在栅极异质结中并入a-S1:H阻挡堆叠来生成，以基本抑制在正向偏置情况下的栅极泄漏；和/或(ii)这样的HJFET装置可以与MOSFET集成在同一 c-Si衬底上，以实现互补电路。
[0042]图1A和IB中所示的分别是HJFET10a和10b的示意截面图，其是本发明的实施例两个变型。这些以及其它实施例可以例如通过在Hekmatshoar-Tabari等人2013年3月15日提交的名称为“Thin film hybrid junct1n field effect transistor”的美国专利公开N0.20130328110Al中描述的任何一般性工艺形成。
[0043]HJFET 10a和10b每一个包括:绝缘衬底102;第一导电类型的结晶半导体材料104;漏极堆叠101;源堆叠103;栅极堆叠105;第一导电类型的掺杂的氢化结晶半导体材料106a和106b;导电的(例如，金属)电极接触108a、108b以及108c;可选的，本征的氢化的非结晶半导体材料IlOa和IlOb;第二导电类型的掺杂的氢化非结晶半导体材料112，第二导电类型与第一导电类型相反；以及第一导电类型的掺杂的氢化非结晶半导体材料11LHJFET10a还包括钝化材料层部分116。在HJFET 10a和10b两者中，栅极堆叠105的层114(在呈现时，与可选的本征层IlOb—起)在此也被称作增加层(或阻挡堆叠)120。
[0044]如在此所使用的，导电类型可以是下列中的任一种:(i)p型，其中“空穴”作为多数电荷载流子，诸如在掺杂有生成价电子的空缺的杂质的半导体材料中那样;或者(ii)n型，其中电子作为多数电荷载流子，诸如掺杂有贡献自由电子的杂质的半导体材料。在使用掺杂剂的情况下，其在材料中的存在可以是分级的或均匀一致的。
[0045]HJFET 10a和10b的各种元件如图中所示布置。在这些特定的实施例中，HJFET具有薄膜硅的多样性，栅极堆叠具有经由PECVD工艺在200°C形成的a-S1:H，而源极堆叠和漏极堆叠具有也经由PECVD工艺在200°C形成的c-S1:H。绝缘衬底102是掩埋氧化物(Β0Χ)，第一导电类型是η型，而结晶半导体材料104是η型c-Si绝缘体上硅(SOI)，其具有掺杂浓度Nd=?5X 117原子/cm3和沟道厚度tsi = 32nm。转移的娃或多晶娃(多晶Si)是用于所述半导体衬底的其它可行的替代。第二导电类型是P型。端到端装置长度L = 40ym，而栅极105的长度是ΙΟμπι。钝化材料层部分116具有氧化物绝缘体材料。掺杂的氢化结晶半导体材料106a和106b是n+c-S1:H，本征的氢化非结晶半导体材料IlOa和IlOb是i a_S1:H，掺杂的氢化非结晶半导体材料112是p+a-S1:H，而掺杂的氢化非结晶半导体材料114是n+a-S1:H。
[0046]本发明的某些实施例认识到:对于与图1A和IB的实施例类似但没有增加层120的实施例，期望的特性包括低电压和适中的亚阈值斜率(例如，对于衬底104的掺杂浓度Nd =?2 X 118Cnf3的装置，夹断电压Vp = -0.6V，亚阈值斜率为?70mV/dec(十倍))，而不期望的特性包括必须保持反偏置的栅极结，从而常断型装置是不可能的。对于这样的实施例，夹断电压可以通过下式近似:
[0047]Vp^Vb1-(qXND/2Xesi) Xtsi2
[0048]其中，Vbi是内建电位，q是电子电荷，εSi是娃的介电常数。尽管Vp可以为负，或为正直至Vbi，但是栅极结被正向偏置在正电压，因此Vp必须被选择为负以避免大的栅极电流，导致常通型装置。另外，不管装置是常通型还是常断型，在常规的JFET装置中的典型的大的栅极泄漏都是不期望的。
[0049]对于详尽说明，从上式可以明白:基于c-Si的HJFET装置的Vp取决于c-Si衬底掺杂(Nd)和厚度(tSl)。对于η型c-Si衬底，负的Vp对应于常通型装置，其中沟道在零栅极偏置下导通，并且需要负的栅极偏置以夹断沟道。在负的栅极偏置下，栅极异质结被反向偏置，并因此栅极电流小。降低沟道掺杂和/或厚度会导致正的VP，对应于常断型装置，其中沟道在零栅极偏置下夹断，并且需要正的栅极电压以导通或不夹断沟道。然而，正的栅极电压使栅极异质结正向偏置，导致大的栅极电流。
[0050]在本发明的某些实施例中，通过对HJFET栅极增加n+S1:H/ia_S1:H阻挡堆叠来解决该问题。图1A和IB的实施例(具有阻挡堆叠120)例示了该手段。阻挡堆叠120形成与p-1-n栅极异质结(112、110a和104)串联的n-1-p a_S1:H二极管(114、110b和112)。在栅极异质结被正向偏置时，栅极电流受反偏的n-1-p a-S1:H二极管限制。通过增加阻挡堆叠中的i a-S1:H层的厚度，降低了栅极电流，如根据n-1-p a-S1:H二极管的操作原理所期望的那样。在图2的曲线图200中示出了该情况，示出了类似图1A的但没有阻挡堆叠120的HJFET的栅极电流(线201)，类似图1A的但没有i层IlOb的HJFET的栅极电流(线202)，类似图1A的但具有薄的(<10nm)i层IlOb的HJFET的栅极电流(线203)，以及类似图1A的但具有厚的(?75nm)i层11 Ob的HJFET的栅极电流(线204)。
[0051 ]图3A和3B的曲线图300a和300b分别示出了另一示例。除示出了作为栅极-源极电压的函数的漏极电流以外，这些图还示出了对于类似图1A的实施例的栅极电流，其中衬底104的掺杂浓度为Nd =?2X1018cm—3。图3A示出了对于在阻挡堆叠中具有1nm i a_S1:H层IlOb的装置的性能，而图3B示出了对于在阻挡堆叠中具有10nm i a_S1:H层IlOb的装置的性能。在两种情况中，阻挡栅极堆叠120基本上阻挡在正栅极电压下的栅极电流。较厚的ia_S1:H层被示出为更有效，根据应用的不同要求这可以不是必然如此的。
[0052]图4的曲线图400回到了在栅极阻挡堆叠中具有厚的(?75nm)i层IlOb的类似图1A的HJFET，示出了其转移特性。尽管厚的i a-S1:H层IlOb(诸如，?75nm的这样厚的)将栅极电流降低到非常低的水平(接近于用于图中的示例的参数分析仪的测量极限)，但是其也导致差的装置静电特性。这从图4中可见的增加的?lOOmV/dec的亚阈值斜率(与没有阻挡堆叠的情况下的?75mV/dec的相反)和在10—lt3A的量级大的关断电流(而不是接近10—12)，可以确证。这些结果可归因于由于厚的i a-S1:H层而导致的增加的栅极电容。另外，夹断电压Vp向左偏移(从?0.18V到?-0.3V)，并由于跨所述厚的i a-S1: H层的栅极电压降，驱动电流相对于类似地构造的无阻挡层装置降低。
[0053]相反，薄的ia-S1:H层(〈10nm)可以仅以装置特性中的小的代价仍基本上抑制栅极电流(抑制超出六个数量级)。在图5A和5B的曲线图500a和500b中示出了该情况，其分别示出了在阻挡堆叠120中具有薄的i a-S1:H层IlOb的类似图1A的HJFET的转移特性和输出特性。相比没有阻挡堆叠的情况(?75mV的亚阈值斜率)，亚阈值斜率的增加为?lOmV/dec，Vp的降低为?60mV(从?0.18v到?0.12V)，而关断电流的增加可忽略。a-S1:H栅极堆叠的总厚度(包括所述阻挡堆叠)为低于50nm。
[0054]在本发明的某些实施例中:(i)增加层的目的是反对正偏压下的栅极电流；(ii)增加层中的i a-S1:H层是可选的，并且可以省略;和/或(iii)可以在第二导电类型的栅极堆叠层插入可选的导电层(例如，金属)以避免该层的完全耗尽。图6中示出了具有这样的可选的导电层的实施例600。实施例600与图1B的实施例类似，但p+a-S1:H层112分裂成层112a和112b，其间插入导电金属层602。
[0055]还应注意:(i)图1A和IB的n+c-S1: H层106a和106b是这些层的非限制性示例；在源极和漏极处可以使用任何欧姆接触，包括但不限于掺杂的氢化结晶半导体材料或掺杂的氢化非结晶半导体材料;和(ii)在这里呈现的许多实施例中，出于示例性的目的使用了η型C-Si衬底(也就是说，第一导电类型是η型的实施例)，但也可以使用P型实施例。
[0056]其它的包括增加层120的栅极堆叠变型也是可能的。图7Α、7Β、8Α、8Β和9Α-9Ε中提供了这些替代方案的一些附加示例。例如，图7Α的HJFET 700a与图1B的HJFET 10b类似，除了结晶层712代替了非-结晶层112以及在栅极堆叠105中不存在可选的本征层110a。在该实施例中，层712是第二导电类型的p+c-S1:H掺杂的氢化结晶半导体材料，其外延生长在结晶衬底层104上。图7B的实施例700b也是类似的，除了层712存在于层112下，而不是替代层112。在某些实施例中，结晶层仅生长在其它结晶层上，因为生长是外延的(也就是说，层遵照在其上生长该层的层的晶体结构)。在某些实施例中，仅生长的栅极堆叠105的第一层是结晶的，栅极堆叠中的其它层是非晶的。只要栅极堆叠中的至少一个层是非晶的(也就是说，只要存在具有不同带隙的相邻的半导体层)，该装置就被看作HJFET。
[0057]图8A的HJFET 800a类似于图1B的HJFET 100b，除了附加的层812和814。层812是第二导电类型的掺杂的氢化非结晶半导体材料层，并且包括带隙比掺杂的氢化非结晶半导体材料层112的带隙降低的半导体材料。层814是第一导电类型的掺杂的氢化非结晶半导体材料层，并且包括带隙比掺杂的氢化非结晶半导体材料层114降低的半导体材料。在某些实施例中，仅使用两个附加的层812和814中的一个。
[0058]在图8B的HJFET 800b中，HJFET 10b的层112和114每一个分别被多层堆叠112a_c和114a_c取代，其中每一个多层堆叠都包括交替的宽带隙和窄带隙半导体材料的层，术语“宽”和“窄”是相对于彼此而言的。注意，尽管该实施例以及其它实施例描述了这样的增加层120，其就在每一部分中具有相同数量的子层的意义而言是对于栅极堆叠的无增加部分是对称的，但是并不必然是这种情况。例如，在某些实施例中，来自图1B的两个层112和114中的仅一个是多层堆叠。
[0059]图9A-E分别示出了肖特基JFET装置900a_e，每一个都根据本发明一个实施例。肖特基结可以由例如氢化的非晶硅和导电材料(诸如金属或透明的导电氧化物)形成。关于通常的肖特基JFET装置(但没有阻挡堆叠I 20)以及制造的内容的进一步细节可以见Hekmatshoar-Tabari 等人在 2013年 3 月 15 日提交的名称为 “Thin film hybrid junct1nfield effect transistor” 的美国专利公开N0.201303281 1Al。
[0060]图9A的肖特基JFET900a包括肖特基栅极接触912以及用于阻挡堆叠120的p-1_n阻挡堆叠。在某些实施例中:(i)肖特基栅极接触912(例如，由金属、金属-半导体合金(诸如，硅化物)、或适当掺杂的金属-半导体合金形成)具有高的功函数(例如，>4.5eV)以形成与η型SOI沟道层104的肖特基接触，但与p+a-S1:H层112形成欧姆接触;和/或(ii)顶部导电层108c具有低的功函数(例如，<4.0eV)以与n+a-S1:H层114形成欧姆接触。
[0061 ]图9B示出了肖特基JFET 900b，其实与实施例900a类似但没有p+a-S1:H层112的实施例。如同肖特基装置900a，JFET 900b具有肖特基栅极接触912以及阻挡堆叠120。再次地，肖特基栅极接触912(金属、硅化物或其他的肖特基接触材料)可以具有高的功函数(例如，〉4.5eV)以与η型SOI沟道层104形成肖特基接触。阻挡堆叠120(这里，其作为肖特基阻挡堆叠)的势皇高度近似等于肖特基栅极接触912和n+a-S1:H层114之间的功函数差。顶部导电层108c可以具有低的功函数(例如，〈4.0eV)以与n+a-S1:H层114形成欧姆接触。
[0062]图9C示出了肖特基JFET900c，其实与实施例900b类似但没有n+a_S1:H层114的实施例。如同肖特基JFET 900b，肖特基JFET 900c包括肖特基栅极接触912和用作阻挡堆叠120的肖特基阻挡堆叠。再次地，肖特基栅极接触912(金属、硅化物或其它肖特基接触材料)可以具有高的功函数(例如，>4.5eV)以与η型SOI沟道层104形成肖特基接触。顶部导电层108c(金属、硅化物或其他的导电材料)可以具有低的功函数(例如，〈4.0eV)。阻挡堆叠120的势皇高度近似等于肖特基栅极接触912和导电层108c之间的功函数差。
[0063]图9D示出了肖特基HJFET900d。肖特基HJFET 900d包括异质结栅极接触I1a和112，以及肖特基阻挡堆叠(包括本征层IlOb和导电层108c)以用于阻挡堆叠120。没有n+a-S1:H层114。顶部导电层108c(金属、硅化物或其它导电材料)可以具有低的功函数(例如，〈4.0eV)。阻挡堆叠120的势皇高度近似等于p+a-S1:H层112和导电层108c之间的功函数差。在其它实施例中，可以使用结晶层材料诸如P+c-S1:H 712代替底部i a-S1:H层110a(例如，如图7A中那样)，或者可以将p+a-Ge:H(或者具有不同带隙的某些其它材料)增加在p+a-S1:H层112上(或者插入至ljp+a-S1:H层112中)(例如，如图8A中那样)。
[0064]图9E示出了肖特基HJFET900e。肖特基HJFET 900e包括异质结栅极接触I1a和112以及用于阻挡堆叠120的肖特基阻挡“堆叠”(在这种情况下，该“堆叠”是112/lOSc肖特基结)。顶部导电层108c(金属、硅化物或其它导电材料)可以具有低的功函数(例如，〈
4.0eV,或者〈3.5eV)，以与ρ+a-S1:H层112形成肖特基结。阻挡“堆叠” 120的势皇高度近似等于p+a-S1:H层112和导电层108c之间的功函数差。在其它实施例中，可以使用结晶层材料诸如p+c-S1:H 712代替底部i &^!1层110&(例如，如图74中所示的那样)，或者可以将?+&-Ge:H(或者具有不同带隙的某些其它材料)增加在p+a-S1:H层112上(或者插入到p+a-S1:H层112中)(例如，如图8A中所示的那样)。
[0065]本发明的某些实施例认识到:(i)在某些感兴趣的应用中，诸如通过到玻璃或者塑料上的层转移的衬底制备中，仅一种类型的衬底(η或者P)是可用的；(ii)在这样的衬底上，JFET和MOSFET可以生成互补电路，诸如反相器；(i ii)然而，对于常通型JFET，输出电压从近似地(GND)到近似电源(VDD)的全摆幅是不可能的；(iv)利用在此公开的JFET结构常断型装置是可能的;和(V)作为(iv)的结果，全摆幅是可行的。
[0066]图1OA示出了以反相器结构1000形式的这样的装置。结构1000包括MOSFET 1010和JFET 1020，两者形成在掩埋氧化物(BOX) 1001上。不同于先前的形成在η型衬底上的示例实施例，结构1000形成在P型SOI c-Si衬底1002a和1002b上。除SOI 1002a以外，MOSFET 1010还包括:n+源极和漏极层区域1003a和1003b;高相对介电常数(高k)栅极电介质区域1004;以及电极层区域1005。除SOI 1002b以外，JFET 1020还包括:n+栅极层区域1003c ;本征层1006以及P+栅极层区域1007，在该实施例中其一起构成增加层120;以及，电极接触层区域1005 o JFET 1020是一种常断型装置，VKOV。该结构通过在JFET的栅极堆叠105中包含阻挡堆叠120而使得可行。
[0067]图1OB 的曲线图 1050示出了MOSFET 1010(线 1052)和 JFET 1020(线 1054)的作为栅极电压的函数的输出电流特性。如从图可以看到的，对于JFET 1020的小于OV的Vp以及对于MOSFET11的大于OV的阈值电压(V?) —起允许全摆幅操作。
[0068]图1lA提供了以反相器1100形式的互补电路装置的另一图示。反相器1100包括MOSFET 1110和HJFET 10a(见图1A)，两者形成在BOX 102上。反相器1100是η型装置，MOSFET 1110和HJFET 10a两者制作在η型c_Si衬底层区域104上。HJFET 10a的元件先前已经描述了。P沟道MOSFET 1110的元件包括:25nm厚的P+氢化的微晶Si(yc-S1: H)源极层区域和漏极层区域1112;25nm厚的氧化铝(Al2O3)栅极电介质1114;以及电极接触1116。1112和1114层区域两者在低于200°C的温度沉积。出于说明HJFET装置到互补电路的应用的目的，MOSFET 1110外部地连接到HJFET 10a，如图中所示。注意，该P沟道MOSFET实施例仅仅意图说明互补功能的可行性，因此其如所描述的结构(例如，Al2O3栅极电介质)或制造工艺并不必然是最优的。图1lA示出了通过连接在同一η型c-Si衬底上制作的N沟道HJFET和P沟道MOSFET而形成的反相器结构。图1lB的电路示意图1150示出了组合P MOSFET 1110和ηHJFET I OOa的该同一电路元件，但该结构被抽象。
[0069]图1IC的曲线图1180示出了图1IA的HJFET/M0SFET反相器的输出特性。对于如IV那么低的电源电压，也观察到了互补功能。通过将电源电压从IV增加到2.5V，反相器增益从?20增加到?40。通过改善所采用的P沟道MOSFET，很可能改善反相器性能。尽管图1OA至IIC示出了互补电路反相器，但是如本领域普通技术人员鉴于本公开将容易地明白的，类似地，其它电路，诸如静态随机存取存储器(SRAM)单元、传输晶体管、锁存器、逻辑门等，也是可能的。
[0070]在这里描述的所有实施例中，可以可选地通过在导电衬底(载体基板)上或者在与导电电极接触的半导体衬底上设置掩埋绝缘体(诸如BOX 102)而包含背栅电极。如本领域中已知的，施加偏置电压到MOSFET的背栅极调制沟道材料(诸如，SOI 104)内的费米能级(Fermi level)，因此调制MOSFET的阈值电压。类似地，对JFET施加背栅极电压调制沟道材料中的费米能级并因此调制夹断电压。在某些实施例中，所公开的设置在同一衬底上的JFET/M0SFET反相器或者其它互补电路装置可以共享公共背栅极。
[0071]装置1200a和1200b是本发明的背栅极实施例的示例。其分别在图12A和12B中。装置1200a和1200b与图1A的HJFET装置10a类似，除了添加了背栅极，通过在图12A中直接在导电衬底1208(诸如金属)上的BOX 102形成，以及在图12B中通过导电电极1208上的半导体载体基板1204上的BOX 102形成。
[0072]图12C呈现曲线了图1250，示出了HJFET1200b(也即，具有载体基板)的转移特性。Vbc是背栅极电压，而Vd是漏极电压。最后，图12D示出了反相器1280，类似图1lA的反相器1100，但具有通过导电电极1208上的载体基板1204(如上面讨论的，在某些实施例中可以省略载体基板)形成的背栅电极。
[0073]在本发明的某些实施例中，将薄的阻挡结构并入异质结型场效应晶体管(HJFET)装置的栅极堆叠中，以基本抑制在栅极异质结被正向偏置时的栅极电流。结果，可以获得具有类似MOSFET那样的特性的常断型HJFET装置。该HJFET装置包括:栅极区域、源极区域和漏极区域，其可以例如通过等离子增强化学气相沉积在低于200°C的温度形成在薄膜结晶Si衬底上。在本发明的某些实施例中，通/断比可以大于106，操作电压低至IV，和/或可以获得?85mV/dec的亚阈值斜率。HJFET装置可以与在同一结晶Si衬底上制造的MOSFET装置集成，以形成互补电路。
[0074]本发明的某些实施例包括:(i)JFET装置，其中栅极包括半导体结；(i i)常断型薄膜硅异质结场效应晶体管(HJFET); (iii)常断型薄膜HJFET装置，具有在结晶Si(C-Si)衬底上的低温PECVD接触；(iv)通过在栅极中并入阻挡堆叠而抑制HJFET装置的栅极电流；(V)具有包括p/n/p或者n/p/n结(具有或者没有可选的i层)的栅极区域的JFET装置;和/或(vi)通过集成上面描述的任意JFET装置与在同一 c-Si衬底制备的MOSFET装置而形成的互补电路。
[0075]已经出于示例说明的目的呈现了本发明的多种实施例的说明，然而该说明意图不是穷尽性的或者限于所公开的实施例。本领域普通技术人员将明白许多修改和变型，而不偏离本发明的精神和范围。例如，用于在此公开的装置的各种层的层形成工艺可以包括化学气相沉积(CVD) ,PECVD、热线化学气相沉积(HWCVD)、原子层沉积、溅射、镀和/或其它技术，而所使用的半导体、金属、绝缘体和/或合金材料可以单独地或者如本领域普通技术人员已知的不同组合地包括硅(Si)、锗(Ge)、碳(C)和许多其它元素。在此使用的术语被选择来更好地解释实施例的原理、可行的应用或者对市场中发现的技术的技术改进，或者来使本领域普通技术人员能够理解在此公开的实施例。
[0076]为了理解和/或解译本文档，下面的段落提出了对于某些词或术语的某些定义。
[0077]本发明:不应当被看作是通过术语“本发明”描述的主题被在提交时的权利要求或者被在专利审查之后可能最终发布的权利要求所覆盖这样的绝对指示;尽管术语“本发明”被用来帮助读者得到这里的公开被认为潜在地是新颖的总体感觉，但是这样的理解，如术语“本发明”的使用所指示的，是试验性的和临时的，并在专利审查过程中随着相关信息的发展以及随着权利要求被潜在地修改而经受改变。
[0078]实施例:见上面的“本发明”的定义，类似的条款也适应于术语“实施例”。
[0079]和/或:包含性的或;例如A、B“和/或” C意指A、B和C中的至少一个为真以及可适用。
[0080]电连接:意指直接电连接，或间接电连接，从而使得存在中间的元件;在间接电连接中，中间的元件可以包括电感器和/或变压器。
[0081 ]结晶材料:其是单晶、多结晶或多晶的任意材料。
[0082]非结晶材料:不是结晶的任意材料;包括其是非晶、纳晶或微晶的任意材料。
[0083]本征材料:这样一种半导体材料，其基本上无掺杂原子，或者其中掺杂剂原子的浓度小于115原子/cm3。
[0084]异质结:在具有不同带隙的两种半导体材料(例如，c-Si/a-S1:H)之间形成的任意结(与在具有相同带隙的两种半导体(诸如c-Si/c-S1:H)之间的形成的结(其称作"同质结")相反)。
[0085]阻挡堆叠:就结型场效应晶体管(JFET)装置的栅极而言，是这样一种结构，其基本上抑制在栅极结被正向偏置时的栅极电流;可以包括一个或多个层的金属和/或半导体材料，和/或肖特基结。
[0086]互补:就场效应晶体管(FET)而言，以相反的方式响应给定的栅极电压的一对FET;也即，在该对中的一个成员导通时，另一个关断，反之亦然。
【主权项】
1.一种结型场效应晶体管(JFET)，包括: 沟道区；以及 栅极区域； 其中: 所述栅极区域包括第一栅极子区域以及第二栅极子区域； 所述第一栅极子区域与所述沟道区形成结； 所述第二栅极子区域与所述第一栅极子区域形成结； 所述沟道区以及所述第二栅极子区域包括第一导电类型的材料；以及所述第一栅极子区域包括第二导电类型的材料，所述第二导电类型不同于所述第一导电类型。2.如权利要求1所述的JFET，其中: 所述沟道区包括结晶材料；以及 所述栅极区域包括氢化的硅材料。3.如权利要求1所述的JFET，其中: 所述第一导电类型是P型；以及 所述栅极区域与所述沟道形成(:0口/11/^、(;[；0口/1/11八)、(;[;[；0口/11/;[八)或(;^)口八/11/;!7P结。4.如权利要求1所述的JFET，其中: 所述第一导电类型是η型；以及 所述栅极区域与所述沟道形成(:011八)/11、(；[；011/；[/^/11、(；[；[；011八)/1/11或(；^)11/；[八)/；!7η结。5.如权利要求1所述的JFET，还包括: 设置在所述第一栅极子区域和所述第二栅极子区域之间的导电层。6.如权利要求1所述的JFET，其中所述沟道包括单晶或多晶硅。7.如权利要求1所述的JFET，其中所述栅极区域包括氢化的非晶硅、氢化的结晶硅、或其组合。8.如权利要求1所述的JFET，其中所述栅极子区域结中的一者或两者是肖特基结。9.如权利要求8所述的JFET，其中所述肖特基结中的至少一个由氢化的非晶硅和导电材料形成。10.如权利要求9所述的JFET，其中所述导电材料是金属或透明的导电氧化物。11.如权利要求1所述的JFET，其中所述JFET包括薄膜晶体管。12.如权利要求1所述的JFET，其中所有装置层经由等离子增强化学气相沉积(PECVD)工艺在低于250摄氏度的温度沉积在支撑衬底上。13.如权利要求1所述的JFET，还包括通过电介质耦接到所述沟道区的背栅极。14.如权利要求13所述的JFET，其中所述电介质是掩埋氧化物。15.如权利要求1所述的JFET，其中所述JFET是异质结JFET(HJFET)。16.—种互补电路，包括结型场效应晶体管(JFET)和金属-氧化物-半导体场效应晶体管(MOSFET)，每一个都具有栅极、漏极和源极电极以及沟道区； 其中: 所述JFET包括栅极区域； 所述JFET的栅极区域包括第一栅极子区域以及第二栅极子区域； 所述第一栅极子区域与所述JFET沟道区形成结； 所述第二栅极子区域与所述第一栅极子区域形成结； 所述MOSFET沟道区和JFET沟道区以及所述第二栅极子区域包括第一导电类型的材料；所述第一栅极子区域包括第二导电类型的材料，所述第二导电类型不同于所述第一导电类型；以及 所述JFET的栅极、漏极或源极电极中的至少一个相应地电连接到所述MOSFET的栅极、漏极或源极电极。17.如权利要求16所述的互补电路，其中所述JFET和MOSFET中的至少一个包括通过电介质耦接到相应的所述JFET或MOSFET的沟道区的背栅极。18.如权利要求16所述的互补电路，其中所述互补电路是反相器、互补传输晶体管、静态随机存取存储器单元、锁存器和/或逻辑门的一部分。19.一种结型场效应晶体管(JFET)，包括: 沟道区；以及 栅极区域； 其中: 所述栅极区域与所述沟道区形成结； 所述栅极区域包括至少一个肖特基结；以及 所述栅极区域包括阻挡堆叠。20.如权利要求19所述的JFET，其中所述JFET是互补电路的一部分。
【文档编号】H01L29/80GK105960713SQ201580005427
【公开日】2016年9月21日
【申请日】2015年1月20日
【发明人】B·海克马特少巴塔瑞, G·G·莎赫迪
【申请人】国际商业机器公司