用于鳍片上受限于间隔件的外延成长材料的罩盖层的制作方法
【专利摘要】本发明涉及一种用于鳍片上受限于间隔件的外延成长材料的罩盖层，其一种方法，包括在半导体衬底中形成至少一个鳍片。鳍片间隔件形成在该至少一个鳍片的至少第一部分上。该鳍片间隔件具有上表面。该至少一个鳍片被凹陷，从而定义出具有凹陷上表面的凹陷鳍片，该凹陷上表面的高度低于该鳍片间隔件的该上表面。第一外延材料形成在该凹陷鳍片上。该第一外延材料的横向延伸受到该鳍片间隔件限制。罩盖层形成在该第一外延材料上。移除该鳍片间隔件。该罩盖层在该鳍片间隔件的移除期间保护该第一外延材料。
【专利说明】
用于鳍片上受限于间隔件的外延成长材料的罩盖层
技术领域
[0001]本
【发明内容】
大致关于半导体装置的制造，且尤关于一种使用间隔件以限制鳍式FET装置的鳍片上的外延成长以及提供罩盖层以在移除间隔件期间保护外延材料的方法。
【背景技术】
[0002]在现代的集成电路中(如微处理器、储存装置等等)，是在有限的芯片面积上提供非常大量的电路元件，特别是晶体管。晶体管有各种形状和形式，例如，平面晶体管、FinFET晶体管、纳米线装置等等。晶体管通常是NMOS(NFET)或PMOS (PFET)装置，其中“N”和“P”的指示是基于用于创造该装置的源极/漏极区的掺杂物类型。所谓的CMOSKomple-mentaryMetal Oxide Semiconductor，互补金属氧化物半导体)技术或产品指的是同时使用NMOS和PMOS晶体管装置所制造的集成电路产品。不管晶体管装置的物理组构为何，每个装置都包括漏极和源极区以及位于源极/汲汲区上方和之间的栅极电极结构。当施加适当的控制电压至栅极电极之后，会在漏极区和源极区之间形成导电通道区。
[0003]在一些应用中，鳍式FET装置的鳍片是以隔离材料置于鳍片与衬底之间使该鳍片与该衬底垂直隔开并位在该衬底上方的方式形成。图1A是在制造期间的中间点形成在半导体衬底105上方的例示现有鳍式FET半导体装置100的透视图。在此例中，鳍式FET装置100包括三个例示鳍片110、隔离材料130、栅极结构115、侧壁间隔件120和栅极罩盖层125。栅极结构115典型由绝缘材料层(未单独示出)(例如，高k绝缘材料层或二氧化硅)和一或多个导电材料层(例如，金属和/或多晶硅)(作为装置100的栅极电极)构成。鳍片110具有三维组构:高度、宽度和轴向长度。鳍片110被栅极结构115覆盖的部分是鳍式FET装置100的通道区，而鳍片110在间隔件120外侧横向而置的部分是装置100的源极/漏极区。虽然没有示出，但鳍片110在源极/漏极区的部分可以融合(merge)或未融合的情况在其上形成额外的外延半导体材料。在该装置的源极/漏极区中的鳍片110上形成额外的外延材料，可能降低源极/漏极区的电阻和/或可能更容易地建立与源极/漏极区的电性接触。
[0004]图1B示出在横越衬底105的各种鳍片上形成外延半导体材料的剖面图，包括各种鳍式FET装置100的鳍片。该外延材料形成在鳍式FET装置的源极/漏极区中。如图1B所示的鳍片110是所谓的密集间隔(densely-spaced)鳍片。另外所谓的独立鳍片135是代表在衬底105中相邻鳍片之间的间隔较大的不同区域。例如，密集间隔鳍片110可以是逻辑装置或SRAM NFET的一部分，而独立鳍片135可以是SRAM PFET的一部分。在外延材料成长制造方法期间，朝衬底105的(111)晶面的方向开始成长。在密集间隔鳍片110的情形中，外延材料可在鳍片110之间成长并且融合以形成实质水平表面。该水平表面的另一成长是朝对应于衬底的(100)面的方向而发生。在(100)面的成长较(111)面快，因此导致在密集间隔鳍片110上方有融合外延材料结构140，以及在独立鳍片135上方有分离未融合外延材料结构145。
[0005]相比于具有分离未融合外延材料结构145的装置，具有融合外延材料结构140的装置能有不同的装置特性。例如，对于具有融合外延材料结构140的装置能有更高的装置电阻。最终会对装置的源极/漏极区形成导电接触结构。由于上表面在相对较高的位置而且融合外延材料结构140有较像平面的表面形貌，所以相比于形成在独立鳍片135上方的分离未融合外延材料结构145，接触蚀刻会停在不同地方，接触结构会具有不同尺寸。尺寸差异会导致电阻差异。此外，密集间隔鳍片110可与个别的装置(例如，N通道装置和P通道装置)相关联，而融合外延材料结构140可能导致个别装置的密集间隔鳍片110之间的短路，这会破坏它们的功能。
[0006]本
【发明内容】
是关于可避免或至少减少一个或多个上述问题的影响的各种方法和
所得装置。
【发明内容】
[0007]下文介绍简化的
【发明内容】
，用以对本发明的一些方面有基本的了解。本摘要不是本发明的详尽概述。目的不在于识别本发明的主要或关键元件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
[0008]—般而言，本
【发明内容】
是关于形成半导体装置的各种方法。一种方法包括，但不限于，在半导体衬底中形成至少一个鳍片。鳍片间隔件形成在该至少一个鳍片的至少第一部分上。该鳍片间隔件具有上表面。该至少一个鳍片被凹陷，从而定义出具有凹陷上表面的凹陷鳍片，该凹陷上表面的高度低于该鳍片间隔件的该上表面。第一外延材料形成在该凹陷鳍片上。该第一外延材料的横向延伸受到该鳍片间隔件限制。罩盖层形成在该第一外延材料上。移除该鳍片间隔件。该罩盖层在该鳍片间隔件的移除期间保护该第一外延材料。
[0009]—个例示鳍式场效晶体管包括，但不限于，至少一个鳍片，设置于该至少一个鳍片的顶端部分上的第一外延材料，以及设置于该第一外延材料的顶部上而没有覆盖该第一外延材料的侧壁的第一导电罩盖层。
【附图说明】
[0010]本
【发明内容】
可以通过参考附图并配合以下的描述来理解，其中相同的元件符号标识相似的元件，其中:
[0011 ]图1A至图1B示意性地描绘例示的现有鳍式FET装置；以及
[0012]图2A至图2P描绘在此揭露的形成鳍式FET装置的各种方法。
[0013]尽管本文所公开的标的容许有各种修改和替换形式，但其特定实施例已经通过实施例以附图的方式示出，并在本文中详细描述。然而，应当理解，此处的描述具体实施方案并非意在限制本发明到所公开的特定形式，相反地，其目的在于涵盖由本发明申请专利的精神和范围内限定的所有修改、等效物和替代物。
[0014]符号说明:
[0015]100 鳍式FET半导体装置、鳍式FET装置、装置
[0016]105 半导体衬底、衬底
[0017]HO鳍片
[0018]115栅极结构
[0019]120 侧壁间隔件、间隔件
[0020]125 栅极罩盖层
[0021]130 隔离材料
[0022]135独立鳍片
[0023]140融合外延材料结构
[0024]145分离未融合外延材料结构
[0025]200集成电路产品、产品
[0026]205、210 鳍片
[0027]215衬底
[0028]220占位栅极电极结构
[0029]225牺牲占位材料、占位材料
[0030]230栅极罩盖层[0031 ]235绝缘层
[0032]240间隔件层、间隔件材料
[0033]245掩膜
[0034]250侧壁间隔件
[0035]255鳍片间隔件、间隔件
[0036]257鳍片凹部
[0037]260外延材料
[0038]265掩膜
[0039]270侧壁间隔件
[0040]275鳍片间隔件、间隔件[0041 ]277鳍片凹部
[0042]280外延材料
[0043]285导电罩盖层
[0044]290间隔件层
[0045]295侧壁间隔件
[0046]300接触蚀刻停止层
[0047]305层间介电质层、介电质层、ILD层
[0048]310接触开口
[0049]315导电接触结构。
【具体实施方式】
[0050]以下描述本发明的各种例示性实施例。为清楚起见，本说明书中将描述实际实施的所有特征。然应当理解，在发展任何这种实际实施例时，必须做出许多实作特定的决定来实现开发者的特定目标，例如符合与系统相关和商业相关的限制，这会随着实作的不同而改变。此外，应理解到，这样的开发努力可能是复杂和费时的，但这对于本领域技术人员而言在受惠于本
【发明内容】
后仍然是例行工作。
[0051]现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括这些附图以说明并解释本发明的示例。这里所使用的词语和片语的意思应当被理解并解释为与相关领域技术人员对这些词语及片语的理解一致。这里的术语或片语的连贯使用并不意图暗含特别的定义，也就是说与本领域技术人员所理解的通常惯用意思不同的定义。若术语或片语意图具有特定意思，也就是说不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或片语的特定定义的定义方式明确表示于说明书中。
[0052]本
【发明内容】
大致关于形成具有升起的外延源极/漏极区的鳍式FET装置而不会造成密集间隔鳍片上方的外延材料融合的各种方法及其结果装置。本领域技术人员在完整读完本申请说明书之后显然可知，本发明方法可应用到各种装置，包括(但不限于)逻辑装置、记忆体装置等等。参照附图，在此将更加详细地描述本文所公开的各种方法和装置的例示性实施例。
[0053]图2A至2P说明本文公开用于形成集成电路产品200的各种新颖方法。该产品200包括定义在衬底215中并分享共同的占位栅极电极(placeholder gate electrode)结构220的N型晶体管装置的鳍片205和P型晶体管装置的鳍片210。图2A至2P是朝对应于装置的栅极宽度方向的方向沿该装置的源极/漏极区中的鳍片205、210所取的剖面图以及在任何侧壁间隔件形成之前的占位栅极电极结构220的侧面图的组合。鳍片205、210的数量及鳍片之间的间隔可依所形成的装置的具体特性而改变。可形成各种掺杂区，例如环状植入(haloimplant)区、讲区(well reg1n)等等，但在附图中未示出。衬底215可具有各种组构，如所描绘的块状娃(bulk si I icon)组构。衬底215也可具有绝缘体上覆娃(SOI, silicon-on-1nsulator)组构，其包括块状硅层、埋入绝缘层和主动层，其中半导体装置形成在主动层中及其上方。衬底215可以由硅或硅锗或者可以由硅以外的材料(例如锗)形成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导体材料和这些材料的各种形式。衬底215可具有不同的层。例如，鳍片205、210可形成在处理层(process layer)中，该处理层在衬底215的基层上方形成。
[0054]在一个例示性实施例中，使用替代栅极技术来形成集成电路产品200，而在形成替代栅极结构之前先说明占位栅极电极结构220。占位栅极电极结构220包括牺牲占位材料225(例如多晶硅)和栅极绝缘层(未单独示出)，如二氧化硅。还描绘的是例示栅极罩盖层230(例如，氮化硅)ο绝缘层235(例如，二氧化硅)的凹陷层形成在鳍片210、205之间，以作为隔离结构。然而，本发明的应用不限于替代栅极或“后栅极(gate-last)”技术，相反地，也可以使用先栅极(gate-first)技术，而占位栅极电极结构220可用包括栅极绝缘层和导电栅极电极的功能性栅极电极结构替换。
[0055]图2B示出在执行沉积制造方法以在占位栅极电极结构220和鳍片205、210上方形成间隔件层240(例如，氮化硅)之后的集成电路产品200。占位材料225和栅极罩盖层230用虚线表示。栅极罩盖层230和间隔件层240的相对厚度可以根据特定的实施例而变化。
[0056]图2C示出在执行数道制造方法以在鳍片205上方沉积和图案化掩膜245(例如，光阻剂)(也就是说，用以掩膜与N型晶体管装置相关联的鳍片205)之后的集成电路产品200。
[0057]图2D示出在执行非等向性蚀刻制造方法蚀刻间隔件层240以在占位材料225上形成侧壁间隔件250之后的集成电路产品200。该间隔件蚀刻制造方法还令绝缘层235凹陷并减小栅极罩盖层230的厚度。间隔件蚀刻制造方法在完全除去鳍片210的侧壁上的间隔件材料240之前停止，从而留下部分地覆盖在鳍片210的侧壁上的鳍片间隔件255。
[0058]图2E示出在执行计时选择性蚀刻制造方法以使鳍片210凹陷而定义鳍片凹部257之后的集成电路产品200。
[0059]图2F示出在执行外延成长制造方法以在鳍片凹部257中的凹陷鳍片210的暴露顶端部分上形成外延材料260、以及执行剥除制造方法来移除掩膜245之后的集成电路产品200。鳍片间隔件255限制外延材料260的横向成长，限制其朝向其他鳍片205的方向的横向延伸。在一些实施例中，可以在形成外延材料260时导入掺杂物(例如，P型掺杂物)。在一些实施例中，共价半径大于硅的非掺杂离子(例如，锗、锡)也可以被导入外延材料260，以对鳍式FET装置200的通道区诱导压缩应变。如图2F所示，在间隔件255上方的外延材料会对着相邻鳍片205、210而朝横向产生某些成长。横向延伸的希望程度可基于鳍片间隔件255的高度或外延成长制造方法的处理时间来控制。如果外延成长被控制成外延材料260不会延伸到间隔件255上方，则横向延伸的程度可以是零。
[0060]图2G示出在执行数道制造方法以在鳍片210上方沉积和图案化掩膜265(例如，光阻剂)(也就是说，用以掩膜与P型晶体管装置相关联的鳍片210，同时使N型装置暴露)之后的集成电路产品200。
[0061]图2H示出在对间隔件层240执行非等向性蚀刻制造方法以在占位材料225上形成侧壁间隔件270之后的集成电路产品200。该间隔件蚀刻制造方法还令绝缘层235凹陷并减小栅极罩盖层230的厚度。间隔件蚀刻制造方法在完全除去鳍片205的侧壁上的间隔件材料240之前停止，从而留下部分地覆盖在鳍片205的侧壁上的鳍片间隔件275。
[0062]图21示出在执行计时选择性蚀刻制造方法以使鳍片205凹陷而定义鳍片凹部277之后的集成电路产品200。
[0063]图2J示出在执行外延成长制造方法以在鳍片凹部277的凹陷的鳍片205的暴露顶端部分上形成外延材料280以及执行剥除制造方法以移除掩膜265之后的集成电路产品200。鳍片间隔件275限制外延材料280的横向成长，限制其朝彼此的方向以及P型装置的其他鳍片210的方向横向延伸。如上所述，外延材料280可延伸或可不延伸超过鳍片凹部277，也就是说，超出间隔件275。在一些实施例中，可以在形成外延材料280时，导入掺杂物(例如，N型掺杂物)。在某些实施例中，外延材料280可以是非应力诱导的。在其他实施例中，共价半径小于硅的非掺杂离子(例如，碳)也可以被导入到外延材料280，以对鳍式FET装置200的占位栅极电极结构220下方的通道区诱导张力应变。
[0064]由于在外延成长制造方法期间有鳍片间隔件255、275的存在，所以分别在凹陷的鳍片210、205上生长的外延材料260、280不会横越相邻的鳍片205、210或在鳍片205之间融合，从而防止装置之间的短路。防止鳍片之间的融合还提供在不同的鳍片密度区域有一致的鳍片高度。
[0065]图2K示出在执行一道或多道制造方法以在外延材料260、280上形成导电罩盖层285(例如，金属硅化物)之后的集成电路产品200。在一个实施例中，可以覆盖沉积薄金属层(例如，钛)，然后执行加热制造方法(例如，快速热退火)以使金属与外延材料260、280中的硅反应而定义出导电罩盖层285，然后可执行剥除制造方法来移除金属层的未反应的部分。在替代实施例中，可使用选择性金属沉积制造方法来形成导电罩盖层285(例如，硅化钨)。
[0066]图2L示出在执行蚀刻制造方法以分别从外延材料260、280的侧壁移除间隔件255、275之后的集成电路产品200。导电罩盖层285保护外延材料260、280在蚀刻制造方法期间免受侵蚀。在示出的实施例中，蚀刻制造方法还从占位栅极电极结构220移除侧壁间隔件250、270。
[0067]图2M示出在执行沉积制造方法以在外延材料260、280和占位栅极电极结构220上方形成间隔件层290之后的集成电路产品200。间隔件层290可具有比间隔件层240(如图2B所示)更低的介电常数，以减少装置200的电容。举例而言，如S1C的低k介电质可用于间隔件层290中，来代替间隔件层240中的氮化硅。
[0068]图2N示出在执行非等向性蚀刻制造方法来蚀刻间隔件层290以在占位材料225上形成侧壁间隔件295之后的集成电路产品200。在移除外延材料260、280的侧壁上的间隔件层290之后，蚀刻制造方法会停止。导电罩盖层285保护外延材料260、280在蚀刻制造方法期间免受侵蚀。蚀刻制造方法的执行时间够充足，使得外延材料260、280和导电罩盖层285实质上不会有间隔件层290的材料。
[0069]图20示出在执行沉积制造方法以在占位栅极电极结构220上方形成接触蚀刻停止层300(例如，氮化硅)之后的集成电路产品200。在一些实施例中，该接触蚀刻停止层300可以是应力诱导层。
[0070]图2P示出在对集成电路产品200执行多道制造方法之后的集成电路产品200。执行蚀刻制造方法以移除牺牲占位材料225。执行一或多个沉积制造方法以形成栅极介电质层(未图示)和金属栅极电极(未图示)(也就是说，替代栅极)。执行沉积制造方法以形成层间介电质(ILD)层305，然后执行蚀刻制造方法以在ILD层305中定义出接触开口 310，利用接触蚀刻停止层300来保护外延材料260、280。执行蚀刻制造方法来移除接触蚀刻停止层300中被接触开口 310暴露出来的部分。执行沉积制造方法以在接触开口 310中形成导电接触结构315(例如，沟槽硅化物结构)，然后执行平坦化制造方法来移除在接触开口 310上方延伸的导电材料。导电接触结构315可以包括多个层，例如一个或多个阻障层(例如，钽、氮化钽、氮化钛等等)，以防止导电接触结构中的任何金属迀移到介电质层305、金属晶种(seed)层(例如，铜)、金属填充材料(例如，铜)、金属硅化物材料等等。由于间隔件255、275从外延材料260、280的侧壁被移除，所以导电接触结构315包覆实质上整个外延材料260、280和导电罩盖层285。
[0071]可执行其他制造方法来完成鳍式FET装置200的制造。后续的金属化层、互连线和通孔可以形成。可以存在其它材料层，但在附图中并未示出。
[0072]上面公开的特定实施例仅是例示性的，因为本发明可以不同但等效的方式修改和实践，对于熟知本领域技术人员而言，将受益于本文的教导。例如，可以以不同的顺序来执行上述的制造方法步骤。此外，除了权利要求书所描述者以外，无意限制本文所示的结构或设计细节。因此，显然上述公开的特定实施例可以被改变或修改，并且所有这些变化都包含在本发明的范围和精神内。请注意，在使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述本说明书和权利要求书中的各种制造方法或结构时，仅作为用来作为此等步骤/结构的方便参考，并非一定暗指这些步骤/结构是以规定的顺序执行/形成。当然，视确切的权利要求语言而定，可需要或可不需要此等制造方法的规定顺序。因此，本文所寻求的保护是如列于所附的权利要求书所提出者。
【主权项】
1.一种方法，包括: 在半导体衬底中形成至少一个鳍片； 在该至少一个鳍片的至少第一部分上形成鳍片间隔件，该鳍片间隔件具有上表面； 使该至少一个鳍片凹陷，从而定义出具有凹陷上表面的凹陷鳍片，该凹陷上表面的高度低于该鳍片间隔件的该上表面； 在该凹陷鳍片上形成第一外延材料，其中，该第一外延材料的横向延伸受到该鳍片间隔件限制； 在该第一外延材料上形成罩盖层；以及 移除该鳍片间隔件，其中，该罩盖层在移除该鳍片间隔件期间保护该第一外延材料。2.如权利要求1所述的方法，其中，该罩盖层包括导电材料。3.如权利要求2所述的方法，其中，该罩盖层包括金属硅化物。4.如权利要求1所述的方法，还包括: 在该至少一个鳍片的第二部分周围形成栅极结构； 在该栅极结构和该至少一个鳍片上方形成第一间隔件材料层；以及蚀刻该第一间隔件材料层，以形成该鳍片间隔件以及在该栅极结构上形成第一侧壁间隔件。5.如权利要求4所述的方法，还包括: 在移除该鳍片间隔件后，移除该第一侧壁间隔件； 在该栅极结构和该至少一个鳍片上方形成第二间隔件材料层，其中，该第二间隔件材料层具有比该第一间隔件材料层更低的介电常数;以及 蚀刻该第二间隔件材料层，以在该栅极结构上形成第二侧壁间隔件以及从该至少一个鳍片的该第二间隔件材料层移除材料，其中，该罩盖层在该第二间隔件材料层的蚀刻期间保护该第一外延材料。6.如权利要求1所述的方法，还包括: 在该栅极结构和该至少一个鳍片上方形成层间介电质层； 在该层间介电质层中形成接触开口，以暴露出该第一外延材料的至少一部分；以及 在该接触开口中形成导电材料，以接触该第一外延材料的该部分。7.如权利要求6所述的方法，还包括: 在形成该层间介电质层之前，在至少该第一外延材料之上形成接触蚀刻停止层，其中，该接触开口暴露出至少该第一外延材料之上的该接触蚀刻停止层的一部分；以及 除去该接触蚀刻停止层的该部分，其中，该罩盖层在该接触蚀刻停止层的该部分的移除期间保护该第一外延材料。8.如权利要求1所述的方法，其中，形成该至少一个鳍片包括形成多个鳍片，该多个鳍片的每一个具有鳍片间隔件，以及形成该第一外延材料包括在该多个鳍片的每一个上形成分离外延材料结构。9.如权利要求1所述的方法，其中，该第一外延材料包括应变诱导材料。10.如权利要求1所述的方法，其中，该第一外延材料具有上表面，其高度与该鳍片间隔件的该上表面齐平或在该鳍片间隔件的该上表面之下。11.如权利要求1所述的方法，其中，该至少一个鳍片包括与P型晶体管装置相关联的第一鳍片，该罩盖层包括第一罩盖层，以及该方法还包括: 在该半导体衬底中，形成与N型晶体管装置相关联的第二鳍片； 在该第二鳍片的至少第一部分上形成第二鳍片间隔件，该第二鳍片间隔件具有第二上表面； 使该第二鳍片凹陷，从而定义出具有第二凹陷上表面的凹陷第二鳍片，该第二凹陷上表面的高度低于该第二鳍片间隔件的该第二上表面； 在该第二凹陷鳍片上形成第二外延材料，其中，该第二外延材料的横向延伸受到该第二鳍片间隔件限制； 在该第二外延材料上形成第二罩盖层；以及 移除该第一和第二鳍片间隔件，其中，在该第一和第二鳍片间隔件的移除期间，该第一盖层保护该第一外延材料，以及该第二罩盖层保护该第二外延材料。12.如权利要求11所述的方法，其中，该第一外延材料包括与该第二外延材料不同的材料。13.如权利要求12所述的方法，其中，该第一外延材料是应变诱导的材料，而该第二外延材料是非应变诱导的材料。14.一种鳍式场效晶体管，包括: 至少一个鳍片； 第一外延材料，其设置在该至少一个鳍片的顶端部分上；以及 第一导电罩盖层，其设置在该第一外延材料的顶部上，而不覆盖该第一外延材料的侧壁。15.如权利要求14所述的晶体管，还包括导电接触，其接触该第一导电罩盖层和该第一外延材料。16.如权利要求14所述的晶体管，还包括: 多个鳍片，其包含该至少一个鳍片； 分离外延材料结构，其在该多个鳍片的每一个上；以及 导电罩盖层，其在各个分离外延材料结构的顶部上，而不覆盖该分离外延材料结构的侧壁。17.如权利要求14所述的晶体管，其中，该第一外延材料包括应变诱导材料。18.如权利要求14所述的晶体管，其中，该至少一个鳍片包括与P型晶体管装置相关联的第一鳍片，以及该晶体管还包括: 第二鳍片，其与N型晶体管装置相关联； 第二外延材料，其设置在该第二鳍片的顶端部分上； 第二导电罩盖层，其设置在该第二外延材料的顶部上，而不覆盖该第二外延材料的侧壁；以及 共用栅极结构，其形成在部分的该第一和第二鳍片上方。19.如权利要求18所述的晶体管，其中，该第一外延材料包括与该第二外延材料不同的材料。20.如权利要求19所述的晶体管，其中，该第一外延材料是应变诱导的材料，而该第二外延材料是非应变诱导的材料。
【文档编号】H01L21/336GK105977159SQ201610140775
【公开日】2016年9月28日
【申请日】2016年3月11日
【发明人】A·C·魏, G·布赫
【申请人】格罗方德半导体公司