阵列基板、液晶显示面板及液晶显示装置的制造方法
【专利摘要】本发明公开一种阵列基板、液晶显示面板及液晶显示装置，设计在像素电极和公共电极之间增加一金属层，并由该金属层和像素电极形成第一存储电容、和公共电极形成第二存储电容，即形成双存储电容，从而增大存储电容，改善因TFT漏电引起的闪烁现象，确保显示效果，并且两个存储电容为叠加设置，不会降低像素开口率。
【专利说明】
阵列基板、液晶显不面板及液晶显不装置
技术领域
[0001]本发明涉及液晶显示技术领域，具体而言涉及一种阵列基板、液晶显示面板及液晶显示装置。
【背景技术】
[0002]TFT(Thin Film Transistor，薄膜晶体管)在施加灰阶电压时会产生漏电，从而导致LCD(Liquid Crystal Display，液晶显示器)产生闪烁(Flicker)现象，并影响显示效果。为了防止漏电引起的像素电极的灰阶变化并改善或避免闪烁现象，需要LCD具有较大的存储电容，但较大的存储电容则需要较大尺寸的两个极板，即阵列基板的公共电极和像素电极的尺寸较大，这无疑会降低像素的开口率。
【发明内容】
[0003]有鉴于此，本发明实施例提供一种阵列基板、液晶显示面板及液晶显示装置，能够增大存储电容，改善闪烁现象，并确保像素开口率。
[0004]本发明实施例提供的一种阵列基板，包括衬底基材以及依次形成于衬底基材上的TFT、平坦层、公共电极、钝化层以及像素电极，所述阵列基板还包括依次形成于公共电极和钝化层之间的触控绝缘层和金属层，金属层分别与像素电极以及TFT的漏极电连接，公共电极和像素电极通过夹持于两者之间的触控绝缘层、钝化层绝缘重叠设置以形成阵列基板的第一存储电容，金属层和公共电极通过夹持于两者之间的触控绝缘层绝缘重叠设置以形成阵列基板的第二存储电容。
[0005]其中，平坦层和触控绝缘层开设有暴露漏极的第一接触孔，金属层通过第一接触孔与漏极电连接;钝化层开设有暴露金属层的第二接触孔，像素电极通过第二接触孔与金属层电连接。
[0006]其中，金属层的一部分对应位于TFT所在区域的上方，金属层的另一部分呈条状设置且对应位于阵列基板的数据线的上方。
[0007]其中，TFT包括依次形成于衬底基材上的遮光金属层、缓冲层、多晶硅半导体层、绝缘层、栅极、介质隔离层以及由源极和漏极形成的源漏电极层。
[0008]其中，阵列基板还包括与TFT的栅极同层间隔设置于绝缘层上的第一导电层，第一导电层位于漏极的下方，介质隔离层开设有暴露第一导电层的第三接触孔，第一导电层通过第三接触孔与漏极电连接;阵列基板还包括与遮光金属层间隔设置于衬底基材上的第二导电层，第二导电层位于第一导电层的下方，缓冲层开设有暴露第二导电层的第四接触孔，第二导电层通过第四接触孔与多晶硅半导体层电连接，多晶硅半导体层和第一导电层通过夹持于两者之间的绝缘层绝缘重叠设置，以形成阵列基板的MIS存储电容。
[0009]其中，TFT包括依次形成于衬底基材上的栅极、绝缘层、多晶硅半导体层、介质隔离层以及由源极和漏极形成的源漏电极层。
[0010]其中，阵列基板还包括与TFT的源漏电极层同层间隔设置于介质隔离层上的第一导电层，第一导电层位于漏极的下方，介质隔离层开设有暴露第一导电层的第三接触孔，第一导电层通过第三接触孔与漏极电连接;阵列基板还包括与TFT的栅极间隔设置于衬底基材上的第二导电层，第二导电层位于第一导电层的下方，绝缘层开设有暴露第二导电层的第四接触孔，第二导电层通过第四接触孔与多晶硅半导体层电连接，多晶硅半导体层和第一导电层通过夹持于两者之间的介质隔离层绝缘重叠设置，以形成阵列基板的MIS存储电容。
[0011]其中，第二导电层横跨阵列基板的有效显示区域，并在有效显示区域的外围与公共电极电连接。
[0012]本发明实施例提供的一种液晶显示面板，包括上述阵列基板。
[0013]本发明实施例提供的一种液晶显示装置，包括上述液晶显示面板以及为所述液晶显示面板提供背光的光源模组。
[0014]本发明的阵列基板、液晶显示面板及液晶显示装置，设计在像素电极和公共电极之间增加一金属层，并由该金属层和像素电极形成第一存储电容、和公共电极形成第二存储电容，即形成双存储电容，从而增大存储电容，改善因TFT漏电引起的闪烁现象，确保显示效果，并且两个存储电容为双层叠加设置，不会降低像素开口率。
【附图说明】
[0015]图1是本发明一实施例的液晶显示面板的结构剖视图；
[0016]图2是图1所示液晶显示面板一实施例的像素结构示意图；
[0017]图3是图2所示的像素结构的等效电路图；
[0018]图4是本发明第一实施例的阵列基板的像素区域的结构示意图；
[0019]图5是图4所示像素区域沿A-A线的结构剖视图；
[0020]图6是本发明第二实施例的阵列基板的像素区域的结构剖视图；
[0021 ]图7是本发明第三实施例的阵列基板的像素区域的结构剖视图；
[0022]图8是图7所示的MIS存储电容的结构剖视图；
[0023]图9是图8所示的MIS存储电容的C-V曲线图；
[0024]图10是本发明第四实施例的阵列基板的像素区域的结构剖视图；
[0025]图11是本发明一实施例的液晶显示装置的结构剖视图。
【具体实施方式】
[0026]图1是本发明一实施例的液晶显示面板的结构剖视图。如图1所示，本实施例的液晶显示面板10包括相对间隔设置的彩膜基板(Color Filter Substrate，简称CF基板，又称彩色滤光片基板)11和阵列基板(Thin Film Transistor Substrate，简称TFT基板，又称薄膜晶体管基板或Array基板)12以及填充于两基板之间的液晶(液晶分子)13，该液晶13位于阵列基板12和彩膜基板11叠加形成的液晶盒内。
[0027]结合图2所示液晶显示面板10的像素结构示意图，阵列基板12包括沿列方向设置的多条数据线D、沿行方向设置的多条扫描线G以及由扫描线G和数据线D定义的多个像素区域P。其中，每一像素区域P连接对应的一条数据线D和一条扫描线G，各条扫描线G连接于栅极驱动器21以对各像素区域P提供扫描电压，各条数据线D连接于源极驱动器22以对各像素区域P提供灰阶电压。进一步结合图3所示的像素结构的等效电路图，阵列基板12包括TFT、存储电容Cst以及液晶电容Cl。，液晶电容Cl。由位于像素区域P的像素电极、液晶显示面板1的公共电极以及位于两者之间的液晶13形成。
[0028]根据液晶显示面板10的显示原理，通过为扫描线G输入扫描电压，位于同一行的TFT被同时打开，且在一定时间后位于下一行的TFT被同时打开，依次类推。由于每一行TFT打开的时间比较短，液晶电容Cl。充电控制液晶13偏转的时间较短，很难达到液晶13的响应时间，存储电容Cst便可以在TFT关闭后维持像素区域P的电压，从而为液晶13响应提供时间。
[0029]与现有技术不同的是，本发明实施例的存储电容Cst包括两个存储电容，即如图5所示的第一存储电容Cstl和第二存储电容Cst2。
[0030]结合图4和图5所示，所述阵列基板12包括衬底基材120以及依次形成于衬底基材120上的各层结构:遮光金属层Mo、缓冲层121、多晶娃半导体(polycrystalline silicon,P-Si)层122、绝缘层(Gate Insulat1n Layer,GI，又称栅极绝缘层)123、第一金属层Μι、介质隔离层(Interlayer dielectric isolat1n，ILD，又称层间介质隔离)124、第二金属层M2、平坦层(Planarizat1n Layer，PLN) 125、公共电极126、触控绝缘层(Touch PanelInsulat1n Layer，TPIL)127、第三金属层M3、纯化层(Passivat1n Layer，PV层)128以及像素电极129。
[0031]其中，第二金属层M2包括同层间隔设置于介质隔离层124上的第一区域ZjP第二区域Z2，第二金属层M2、第一金属层Ml、多晶娃半导体层122以及相互之间所夹持的绝缘层123、介质隔离层124形成阵列基板12的TFT。应该理解到，本发明实施例的阵列基板12还可以具有其他层结构，例如钝化层128可以包括第一钝化层1281和第二钝化层1282，第一钝化层1281形成并覆盖公共电极126，并且其他各层结构之间的设置方式可参阅现有技术，此处不予以赘述。
[0032]第一金属层Μι、第一区域?!和第二区域Z2的第二金属层M2分别对应为TFT的栅极、源极和漏极。鉴于遮光金属层Mo位于第一金属层組的下方，且TFT的栅极位于多晶硅半导体层122的上方，本实施例的像素区域P可视为顶栅型像素设计。
[0033]在本实施例中，平坦层125和触控绝缘层127开设有暴露TFT的漏极的第一接触孔O1，第三金属层M3通过第一接触孔⑴与了?!1的漏极(第二区域Z2的第二金属层M2)电连接;钝化层128开设有暴露第三金属层M3的第二接触孔02，像素电极129通过第二接触孔O2与第三金属层M3电连接。公共电极126和像素电极129通过夹持于两者之间的触控绝缘层127和钝化层128绝缘重叠设置，以形成第一存储电容Cstl，第三金属层M3和公共电极126通过夹持于两者之间的触控绝缘层127绝缘重叠设置，以形成第二存储电容Cst2。
[0034]该第一存储电容Cstl相当于现有技术的存储电容，第二存储电容Cst2为本实施例增加的存储电容。也就是说，本发明实施例相当于在现有的像素电极和公共电极之间增加一金属层M3,使得阵列基板具有双存储电容，从而能够增大液晶显示面板10的存储电容，改善因TFT漏电引起的闪烁现象，确保显示效果，并且两个存储电容为叠加设置，相比较于现有技术也不会降低像素开口率。
[0035]另外，参阅图4和图5，所增加的第三金属层M3的一部分对应位于TFT的上方，另一部分呈条状设置且对应位于阵列基板12的数据线D的上方，也不会降低像素开口率。并且，该另一部分的第三金属层M3还可以替代黑矩阵(Black Matrix,BM)实现遮光。
[0036]进一步地，第三金属层M3和第二金属层跑之间设置有触控绝缘层127，在蚀刻形成第三金属层M3时，能够防止第二金属层跑受到蚀刻，从而能够确保第三金属层M3和第二金属层跑电连接时的接触电阻符合设计要求。其中，第三金属层M3的材料可以与第二金属层M2和第一金属层Mi中的任何一个相同，也可以不相同。
[0037]本发明还提供有第二实施例的阵列基板，为便于描述与上述实施例区别，对其中相同结构元件进行相同标号。如图6所示，本实施例与图5所示实施例的不同之处在于，TFT包括依次形成于衬底基材120上的栅极(即第一金属层祖)、绝缘层123、多晶硅半导体层122、介质隔离层124以及源极和漏极形成的源漏电极层，阵列基板12不设置遮光金属层Mo以及缓冲层121，TFT的栅极设置于多晶硅半导体层122的下方，即本发明还适用于底栅型像素设计的阵列基板12。
[0038]图7是本发明第三实施例的阵列基板的像素区域的结构剖视图，为便于描述与上述实施例的不同之处，对于其中相同结构元件进行相同标号。如图7所示，与图4和图5所示实施例的不同之处在于:
[0039]阵列基板12还包括与TFT的栅极同层间隔设置于绝缘层123上的第一导电层組(位于图中所示第四区域Z4)，第一导电层施位于漏极的下方，介质隔离层124开设有暴露第一导电层M1的第三接触孔03，第一导电层組通过第三接触孔O3与漏极电连接;阵列基板还包括与遮光金属层Mo间隔设置于衬底基材120上的第二导电层Mo(位于图中所示第六区域Z6)，第二导电层Mo位于第一导电层见的下方，缓冲层121开设有暴露第二导电层Mo的第四接触孔04，第二导电层Mo通过第四接触孔O4与多晶硅半导体层122电连接，多晶硅半导体层122和第一导电层施通过夹持于两者之间的绝缘层123绝缘重叠设置，以形成阵列基板12的MIS(MetalInsulator Semiconductor，金属-绝缘体-半导体)存储电容Cst3。
[0040]换言之，本实施例的第一金属层Mi包括间隔设置的第三区域Z3和第四区域Z4，第三区域Z3的第一金属层MATFT的栅极，第四区域Z4的第一金属层M1为第一导电层M1，介质隔离层124开设有暴露第四区域Z4的第一金属层M1的第三接触孔O3，第四区域Z4的第一金属层M1通过第三接触孔O3与第二区域Z2的第二金属层M2电连接，以从第二区域22的第二金属层M2接收灰阶电压。本实施例的遮光金属层Mo包括间隔设置的第五区域Z5和第六区域Z6，第五区域Z5位于第三区域Z3的下方，第六区域Z6位于第四区域Z4的下方，缓冲层121形成有第四接触孔04，多晶硅半导体层122通过第四接触孔O4与第六区域Z6的遮光金属层Mo电连接，第六区域Z6的遮光金属层Mo横跨阵列基板12的有效显示区域(Active Area,AA)，并在有效显示区域的外围与公共电极126连接，以从公共电极126接收公共电压。
[0041]在本实施例中，多晶硅半导体层122和第四区域Z4的第一金属层組通过夹持于两者之间的绝缘层123绝缘重叠设置，形成阵列基板12的MIS存储电容Cst3，能够进一步增大阵列基板12的存储电容。
[0042]结合图8所示，当第一导电层Mi—侧接收负性灰阶电压时，多晶硅半导体层122中的P-Si会聚集形成空穴421，当第一导电层Mi接收的灰阶电压由负性变为正性时，空穴421所在区域会形成耗尽层422，即在P-Si的上层会形成耗尽层422，该耗尽层422能够降低MIS存储电容Cst3的电容量。也就是说，本实施例的MIS存储电容Cst3相当于一个可变电容器，进一步结合图9所示的C-V(电容量-灰阶电压)曲线，当灰阶电压为负性时，MIS存储电容Cst3的电容量为C1,当灰阶电压为正性时，MIS存储电容Cst3的电容量为C2 = C1^CoACdCo),其中Co为耗尽层422与第一导电层Mi之间的电容量，可知COC2,即MIS存储电容Cst3在接收负性灰阶电压时的电容量大于接收正性灰阶电压时的电容量。由于灰阶电压为负性时TFT的漏电较大，本发明实施例增加MIS存储电容Cst3的电容量，则会降低TFT的漏电，从而改善TFT漏电的影响，即降低MIS存储电容Cst3在接收正负性灰阶电压时的电容量差值，进一步改善闪烁现象的发生，确保显示效果。
[0043]本发明还提供有第四实施例的阵列基板，为便于描述与上述实施例区别，对其中相同结构元件进行相同标号。如图10所示，本实施例与图6所示实施例的不同之处在于:
[0044]阵列基板12还包括与TFT的源漏电极层同层间隔设置于介质隔离层124上的第一导电层M2(第二区域办的第二金属层M2的位于介质隔离层124中的部分)，第一导电层M2位于漏极的下方，介质隔离层124开设有暴露第一导电层跑的第三接触孔03，第一导电层M2通过第三接触孔O3与漏极电连接;阵列基板12还包括与TFT的栅极间隔设置于衬底基材120上的第二导电层M1(位于图中所示第四区域Z4的第一金属层M1)，第二导电层組位于第一导电层M2的下方，绝缘层123开设有暴露第二导电层組的第四接触孔04，第二导电层M1通过第四接触孔O4与多晶硅半导体层122电连接，多晶硅半导体层122和第一导电层M2通过夹持于两者之间的介质隔离层124绝缘重叠设置，以形成阵列基板12的MIS存储电容Cst3。
[0045]换言之，本实施例的第二区域办的第二金属层跑还包括位于介质隔离层124中的部分，第一金属层Mi包括间隔设置的第三区域Z3和第四区域Z4，第三区域Z3的第一金属层Mi为TFT的栅极，绝缘层123开设有暴露第四区域Z4的第一金属层M1的第四接触孔04，第四区域Z4的第一金属层施通过第四接触孔O4与多晶硅半导体层122电连接，多晶硅半导体层122和第二区域Z2的第二金属层M2通过夹持于两者之间的介质隔离层124绝缘重叠设置，形成阵列基板12的MIS存储电容Cst3。其中TFT的栅极设置于多晶硅半导体层122的下方，即本发明还适用于底栅型像素设计的阵列基板12。
[0046I 本发明实施例还提供一种如图11所示的液晶显示装置110，该液晶显示装置110包括上述液晶显示面板10以及为液晶显示面板10提供光线的光源模组111，该液晶显示面板10可以采用FFS(Fringe Field Switching,边缘场开关)技术。由于该液晶显示装置110也具有阵列基板12的上述设计，因此亦具有相同的有益效果。
[0047]需要说明，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
【主权项】
1.一种阵列基板，包括衬底基材以及依次形成于所述衬底基材上的TFT、平坦层、公共电极、钝化层以及像素电极，其特征在于，所述阵列基板还包括依次形成于所述公共电极和所述钝化层之间的触控绝缘层和金属层，所述金属层分别与所述像素电极以及所述TFT的漏极电连接，所述公共电极和所述像素电极通过夹持于两者之间的触控绝缘层、钝化层绝缘重叠设置以形成所述阵列基板的第一存储电容，所述金属层和所述公共电极通过夹持于两者之间的触控绝缘层绝缘重叠设置以形成所述阵列基板的第二存储电容。2.根据权利要求1所述的阵列基板，其特征在于，所述平坦层和所述触控绝缘层开设有暴露所述漏极的第一接触孔，所述金属层通过所述第一接触孔与所述漏极电连接;所述钝化层开设有暴露所述金属层的第二接触孔，所述像素电极通过所述第二接触孔与所述金属层电连接。3.根据权利要求2所述的阵列基板，其特征在于，所述金属层的一部分对应位于所述TFT所在区域的上方，所述金属层的另一部分呈条状设置且对应位于所述阵列基板的数据线的上方。4.根据权利要求2所述的阵列基板，其特征在于，所述TFT包括依次形成于所述衬底基材上的遮光金属层、缓冲层、多晶硅半导体层、绝缘层、栅极、所述介质隔离层以及由源极和漏极形成的源漏电极层。5.根据权利要求4所述的阵列基板，其特征在于， 所述阵列基板还包括与所述TFT的栅极同层间隔设置于所述绝缘层上的第一导电层，所述第一导电层位于所述漏极的下方，所述介质隔离层开设有暴露所述第一导电层的第三接触孔，所述第一导电层通过所述第三接触孔与所述漏极电连接； 所述阵列基板还包括与所述遮光金属层间隔设置于所述衬底基材上的第二导电层，所述第二导电层位于所述第一导电层的下方，所述缓冲层开设有暴露所述第二导电层的第四接触孔，所述第二导电层通过所述第四接触孔与所述多晶硅半导体层电连接，所述多晶硅半导体层和所述第一导电层通过夹持于两者之间的绝缘层绝缘重叠设置，以形成所述阵列基板的MIS存储电容。6.根据权利要求2所述的阵列基板，其特征在于，所述TFT包括依次形成于所述衬底基材上的栅极、绝缘层、多晶硅半导体层、所述介质隔离层以及由源极和漏极形成的源漏电极层。7.根据权利要求6所述的阵列基板，其特征在于， 所述阵列基板还包括与所述TFT的源漏电极层同层间隔设置于所述介质隔离层上的第一导电层，所述第一导电层位于所述漏极的下方，所述介质隔离层开设有暴露所述第一导电层的第三接触孔，所述第一导电层通过所述第三接触孔与所述漏极电连接； 所述阵列基板还包括与所述TFT的栅极间隔设置于所述衬底基材上的第二导电层，所述第二导电层位于所述第一导电层的下方，所述绝缘层开设有暴露所述第二导电层的第四接触孔，所述第二导电层通过所述第四接触孔与所述多晶硅半导体层电连接，所述多晶硅半导体层和所述第一导电层通过夹持于两者之间的所述介质隔离层绝缘重叠设置，以形成所述阵列基板的MIS存储电容。8.根据权利要求5或7所述的阵列基板，其特征在于，所述第二导电层横跨所述阵列基板的有效显示区域，并在所述有效显示区域的外围与所述公共电极电连接。9.一种液晶显示面板，其特征在于，所述液晶显示面板包括权利要求1-8任意一项所述的阵列基板。10.—种液晶显示装置，其特征在于，所述液晶显示装置包括液晶显示面板以及为所述液晶显示面板提供背光的光源模组，其特征在于，所述液晶显示面板为权利要求9所述的液晶显不面板D
【文档编号】G02F1/1362GK105977261SQ201610367097
【公开日】2016年9月28日
【申请日】2016年5月27日
【发明人】马亮
【申请人】武汉华星光电技术有限公司