半导体器件、集成电路和制造半导体器件的方法

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半导体器件、集成电路和制造半导体器件的方法
【专利摘要】本发明涉及半导体器件、集成电路和制造半导体器件的方法。半导体器件包括在具有第一主表面的半导体衬底中的晶体管。该晶体管包括源极区域、漏极区域、沟道区域、漂移区和栅极电极,该栅极电极与该沟道区域的至少两侧相邻。栅极电极设置在与第一主表面平行的第一方向上延伸的沟槽中。栅极电极电耦合至栅极端子。沟道区域和漂移区沿着第一方向设置在源极区域与漏极区域之间。半导体器件进一步包括导电层,该导电层位于栅极电极下方并且与栅极电极绝缘。导电层电连接至栅极端子。
【专利说明】
半导体器件、集成电路和制造半导体器件的方法
技术领域
[0001] 本发明总体上设及半导体器件领域,并且更具体地设及半导体器件、集成电路和 制造半导体器件的方法。
【背景技术】
[0002] 在汽车和工业电子学中常用的功率晶体管,在确保高的压阻断能力的同时,需要 低的导通状态电阻(R。。)。例如,Mosr金属氧化物半导体")功率晶体管应该能够取决于应用 要求而将数十伏至数百或者数千伏的漏极至源极电压Vds阻断。MOS功率晶体管在大约2V至 20V的典型栅极-源极电压下通常传导非常大的电流,该电流可W高达数百安培。
[0003] 其中电流流动主要发生为与半导体衬底的第一主表面平行的横向功率器件,对于 其中集成有另一些部件诸如开关、桥和控制电路的集成电路有用。
[0004] 根据现有技术,存在一种集成方案,该集成方案将包括沟槽的竖直功率器件与另 一些部件诸如逻辑电路结合起来制造工艺。通常,场极板设置在沟槽的下部分中,并且栅极 电极设置在沟槽的上部分中。在运种竖直功率器件中,电流流动主要发生为与半导体衬底 的第一主表面垂直。
[0005] 需要发展可W利用已知的集成方案进行制造的另一些横向晶体管构思。

【发明内容】

[0006] 根据一个实施例,半导体器件包括在具有第一主表面的半导体衬底中的晶体管。 该晶体管包括源极区域、漏极区域、沟道区域、漂移区和栅极电极,该栅极电极与该沟道区 域的至少两侧相邻。栅极电极设置于在与第一主表面平行的第一方向上延伸的栅极沟槽 中。栅极电极电禪合至栅极端子,沟道区域和漂移区沿着第一方向设置在源极区域与漏极 区域之间。该半导体器件进一步包括导电层,该导电层位于栅极电极下方并且与该栅极电 极绝缘,该导电层电连接至栅极端子。
[0007] 根据一个实施例,半导体器件包括在具有第一主表面的半导体衬底中的晶体管。 该晶体管包括源极区域、漏极区域、沟道区域、漂移区、和栅极电极,该栅极电极与该沟道区 域的至少两侧相邻。该晶体管进一步包括场极板,该场极板与漂移区的至少两侧相邻,该栅 极电极设置在与第一主表面平行的第一方向上延伸的沟槽中。沟道区域和漂移区沿着第一 方向设置在源极区域与漏极区域之间。该半导体器件进一步包括导电层,该导电层位于栅 极电极下方并且与该栅极电极绝缘,该导电层电连接至场极板。
[000引根据一个实施例,半导体器件包括在具有第一主表面的半导体衬底中的晶体管。 该晶体管包括源极区域、漏极区域、沟道区域、漂移区、和栅极电极,该栅极电极与该沟道区 域的至少两侧相邻。栅极电极电禪合至栅极端子,沟道区域和漂移区沿着与第一主表面平 行的第一方向设置在源极区域与漏极区域之间。该半导体器件进一步包括导电层,该导电 层位于栅极电极下方并且与该栅极电极绝缘,该栅极电极和导电层设置于在第一方向上延 伸的栅极沟槽中。导电层与栅极端子并且与源极端子断开。
[0009] 根据阅读W下详细说明并且根据观测所附附图,本领域技术人员将认识到附加的 特征和优点。
【附图说明】
[0010] 所附附图被包含进来W提供对本发明的各个实施例的进一步理解,并且包含在本 说明书中并且构成本说明书的一部分。附图图示了本发明的各个实施例,并同说明书一起 用于说明原理。本发明的其它实施例和许多预期优点将由于通过参照W下详细说明而变得 更充分理解而容易被理解。附图的元件不一定相对于彼此成比例。相同的附图标记表示对 应的相似部分。
[0011] 图1示出了根据一个实施例的半导体器件的水平截面图;
[0012] 图2示出了在图1中图示的半导体器件的截面图;
[0013] 图3A和图3B图示了在图1中示出的半导体器件的另一些截面图;
[0014] 图4A示出了根据一个实施例的集成电路的水平截面图;
[0015] 图4B示出了在图4A中示出的集成电路的部分的截面图;
[0016] 图5A至图甜图示了用于图示用于制造半导体器件的方法的截面图和对应掩膜;
[0017] 图6概述了用于制造半导体器件的方法;
[0018] 图7示出了用于制造根据一个实施例的集成电路的方法的流程图;
[0019] 图8A示出了根据另一实施例的半导体器件的截面图;
[0020] 图8B示出了实施例的水平截面图;
[0021] 图8C示出了实施例的另一截面图;
[0022] 图9示出了根据一个实施例的集成电路的水平截面图;
[0023] 图IOA示出了根据一个实施例的半导体器件的截面图;
[0024] 图IOB示出了半导体器件的水平截面图;
[0025] 图IOC示出了半导体器件的另一截面图;
[0026] 图11示出了根据一个实施例的集成电路的水平截面图;W及
[0027] 图12示出了根据一个实施例的集成电路的实施方式。
【具体实施方式】
[0028] 在W下详细说明中,参照了对应的附图,运些对应附图构成本详细说明的一部分, 并且W图示的方式在其中图示了可W实践本发明的具体实施例。就运点而言,方向性术语 诸如"顶部"、"底部"、"正"、"背"、"首"、"尾"等,参照所描述的附图的定向来使用。由于本发 明的各个实施例的部件可W定位在多个不同定向上,所W方向性术语是为了说明而使用的 而不是限制性的。要理解,在不背离由权利要求书限定的范围的情况下,可W利用其它实施 例,并且可W做出结构上或者逻辑上的改变。
[0029] 各个实施例的说明不是限制性的。具体而言,在下文中描述的各个实施例的元件 可W与不同实施例的元件组合。
[0030] 在W下说明中使用的术语"晶片"、"衬底"或者"半导体衬底"可W包括具有半导体 表面的任何基于半导体的结构。晶片和结构将被理解为包括娃、绝缘体上娃(SOI)、蓝宝石 上娃(SOS)、渗杂和非渗杂半导体、由基础半导体基底支撑的娃的外延层、W及其它半导体 结构。半导体不需要是基于娃的。半导体也可W是错化娃、错、或者神化嫁。根据其它实施 例,碳化娃(SiC)或者氮化嫁(GaN)可W形成半导体衬底材料。
[0031] 如在本说明书中使用的术语"横向的"和"水平的"旨在描述与半导体衬底或者半 导体本体的第一表面平行的定向。该第一表面可W是,例如,晶片或者裸片的表面。
[0032] 如在本说明书中使用的术语"竖直的"旨在描述布置为与半导体衬底或者半导体 本体的第一表面垂直的定向。
[0033] 如此处所使用的,术语"具有"、"含有"、"包含"、"包括"等是开放性术语,运些术语 表示存在规定的元件或者特征,但是不排除附加的元件或者特征。"一"、"一个"和"该"旨在 包括复数形式W及单数形式,除非上下文另有明确指示。
[0034] 附图和说明书通过在渗杂类型V'或者V'旁标注或者V'来图示相对渗杂浓 度。例如,V"指低于V渗杂区域的渗杂浓度的渗杂浓度,而V"渗杂区域具有比V渗杂 区域的渗杂浓度更高的渗杂浓度。具有相同的相对渗杂浓度渗杂区域并不一定具有相同的 绝对渗杂浓度。例如,两个不同的V'渗杂区域可W具有相同或者不同的绝对渗杂浓度。在 附图和说明书中,为了更好理解,常常将渗杂部分指定为V'或者V'渗杂的。如要清楚理解 的,该指定不旨在是限制性的。渗杂类型可W是任意的,只要实现了所描述的功能。进一步 地,在所有实施例中,渗杂类型可W被反转。
[0035] 如在本说明书中所采用的,术语"禪合"和/或"电禪合"不旨在表示元件必须直接 地禪合在一起,可W在"禪合"或者"电禪合"的元件之间设置中间元件。术语"电连接"旨在 描述在电连接在一起的各个元件之间的低欧姆电连接。
[0036] 图1示出了根据一个实施例的半导体器件1的水平截面图。图1的截面图是沿着与 半导体衬底的第一主表面平行的平面所截取的。在图1中示出的半导体器件1包括源极区域 201、漏极区域205、沟道区域220和漂移区260。源极区域201、漏极区域205和漂移区260可W 渗杂有第一导电类型的渗杂剂,例如,n型渗杂剂。源极区域和漏极区域20U205的渗杂浓度 可W高于漂移区260的渗杂浓度。沟道区域220布置在源极区域201与漂移区260之间。沟道 区域220渗杂有第二导电类型的渗杂剂,例如,P型渗杂剂。条形的源极区域201和条形的沟 道区域220设置在相邻的栅极沟槽213之间。栅极沟槽213形成在半导体衬底的第一主表面 中,并且在与半导体衬底的第一主表面平行的第一方向(例如,X方向)上延伸。栅极电极210 设置在栅极沟槽213中W便与沟道区域220相邻。进一步地,导电材料270的部分设置在栅极 沟槽中,导电材料270通过介电层271与栅极电极210绝缘。在半导体衬底的第一主表面处的 导电材料270与条形的源极区域201相邻设置。漂移区260可W布置在沟道区域220与漏极区 域205之间。源极区域201、沟道区域220、漂移区260和漏极区域205沿着第一方向设置。
[0037] 当适当的电压被施加至栅极电极210时,形成在沟道区域220中的沟道的导电性由 栅极电压控制。栅极电极210借由绝缘栅极介电材料211诸如氧化娃,而与沟道区域220绝 缘。通过形成在沟道区域220中的控制沟道的导电性,可W控制经由形成在沟道区域220中 的沟道和漂移区260从源极区域201至漏极区域205的电流流动。根据一个实施例,晶体管可 W进一步包括场极板250,该场极板250布置为与漂移区260相邻。场极板250借由绝缘场介 电层251诸如氧化娃,而与漂移区260绝缘。场极板250设置为与半导体衬底的第一主表面相 邻。
[0038] 如上面已经提及的,当晶体管导通时,反型层形成在沟道区域220与绝缘栅极介电 材料211之间的边界处。因此,晶体管处于经由漂移区260从源极区域201至漏极区域205的 导电状态。当晶体管断开时,在沟道区域220与绝缘栅极介电材料211之间的边界处不形成 导电沟道,从而使得无电流流动。进一步地,在断开状态下,可W向场极板250施加适当的电 压。在断开状态下,场极板250耗尽来自漂移区260的电荷载流子,从而使得半导体器件1的 击穿电压特性得到改进。与不具有场极板的器件相比,在包括场极板250的半导体器件1中, 可W增加漂移区260的渗杂浓度而不会使击穿电压特性退化。由于漂移区260的更高渗杂浓 度,所W进一步地减少了导通电阻Rds。。,从而使得半导体特性得到改进。半导体器件1可W 进一步包括本体接触部分280,该本体接触部分280可W渗杂有第二导电类型的渗杂剂。进 一步地,半导体器件1包括隔离沟槽292,该隔离沟槽292围绕横向晶体管的阵列。绝缘材料 291设置在隔离沟槽292的侧壁处。进一步地,导电填充物290设置在隔离沟槽292内。
[0039] 在图1中示出的半导体器件1中,电流流动主要发生在第一方向上,即,在与第一主 表面平行的方向上。晶体管可W实现场效应晶体管。
[0040] 图2图示了半导体器件1的沿着在图1中标记为I和I'的线的截面图。图2的截面图 横断栅极电极210和场极板250。半导体器件1形成在包括基础层15的半导体衬底100中,该 基础层15可W例如渗杂有第一导电类型例如n+。基础层15可W包括在更低渗杂浓度下的第 一导电类型的区域。该区域可W与衬底材料的渗杂有第二导电类型的渗杂剂的层16相邻设 置。层16可W设置在基础层15之上。形成对应的渗杂衬底部分和阱,W提供包括重渗杂区域 201a的源极区域201,该重渗杂区域201a与源极电极202接触。进一步地,本体接触部分280 包括重渗杂区域280a,该重渗杂区域280a与本体接触塞281接触。本体接触部分280经由渗 杂部分225(-般也称为本体接触部)将沟道区域220连接至适当的电位,诸如源极电位,W 避免可形成在该部分处的寄生双极晶体管。渗杂部分225是衬底材料的层16的渗杂有第二 导电类型的渗杂剂的运部分。如图1所示,本体接触部分280在与第一主表面110平行并且相 对于第一方向垂直的第立方向(例如,y方向)上延伸。同样,源极区域201沿着第立方向延 伸。漏极区域205与漂移区260相邻设置。漏极区域205和漂移区260可W由一个单层部分形 成。漏极区域205也可W按照比漂移区260更高的渗杂浓度进行渗杂。漏极区域可W借由重 渗杂接触部分205a电连接至漏极电极206。源极电极202和本体接触塞281可W电禪合至源 极端子274,并且漏极电极206可W电禪合至漏极端子275。
[0041 ]栅极电极210设置在栅极沟槽213中。栅极沟槽213设置在半导体衬底100的第一主 表面110中,并且可W在Z方向上延伸直到层16的底侧为止。栅极电极210可W电连接至栅极 端子273。导电材料270设置在栅极沟槽213中。导电材料270的部分设置在栅极电极210下方 的半导体衬底100中,并且通过绝缘材料211与栅极电极210 W及通过绝缘材料271与周围的 半导体材料绝缘。根据一个实施例,导电层270的部分设置为与第一主表面110邻近。导电层 270经由连接塞272禪合至适当的电位。从而,可W避免可形成在该位置处的寄生MOS晶体 管。例如,导电层270可W禪合至栅极端子273。
[0042] 该半导体器件可W进一步包括场极板250,该场极板250与漂移区260相邻。例如, 场极板250可W设置在从第一主表面110延伸至与栅极电极沟槽213相同的深度的场极板沟 槽253中。场极板沟槽253可W在第一方向上延伸。场极板250可W与第一主表面110相邻。隔 离沟槽292可W延伸至与栅极沟槽213和场极板沟槽253相同的深度。填充在隔离沟槽292中 的材料290,可W是与场极板250的材料和材料270相同的材料,该材料270设置在栅极电极 210下方的半导体衬底100中。
[0043] 如在图1中进一步所示,在相邻栅极沟槽213之间的间距可W与在相邻场极板沟槽 253之间的间距不同。通常,间距表示栅极沟槽的宽度与在相邻栅极沟槽之间的距离之和、 或者场极板沟槽的宽度与在相邻场极板沟槽之间的距离之和。
[0044] 源极区域201和漏极区域205设置在第一主表面110处。源极区域201可W延伸到衬 底的深度方向(例如,Z方向)中。例如,源极区域201可W大约延伸至栅极沟槽213的深度。漏 极区域205可W延伸到衬底的深度方向(例如,Z方向)中。例如,漏极区域205可W大约延伸 至栅极沟槽213或者场极板沟槽253的深度。
[0045] 图3A示出了半导体器件的沿着在图1中标记为n和n'的线的另一截面图。图3A的 截面图横断沟道区域220和漂移区260。
[0046] 源极区域201的部分设置在相邻栅极沟槽213(用虚线表示)之间。沟道区域220设 置在栅极电极210的相邻部分之间。沟道区域220包括渗杂有第二导电类型的渗杂衬底部 分。漂移区260设置在相邻场极板沟槽253(用虚线表示)之间。
[0047] 图3B示出了半导体器件的在分别相对于在I与I'之间或者n与n'之间的方向垂 直的方向上,沿着在图1中标记为虹和虹'的线的截面图。如在图3B中所示,沟道区域220具 有脊件(ridge)的形状,该脊件具有宽度dl。换言之,沟道区域通过相邻的栅极沟槽213被图 案化为第一脊件的形状。例如,脊件可W具有顶侧220a和两个侧壁22化。侧壁22化可W相对 于第一主表面110垂直地或者W大于75°的角度延伸。根据在图3B中示出的实施例,栅极电 极210可W与该脊件的至少两侧相邻设置。进一步地,栅极电极210也可W与该脊件的顶侧 220a相邻。根据另一实施例,栅极电极210可W仅与该脊件的两个侧壁220b相邻。如在图3B 中进一步图示的,导电材料270设置在栅极沟槽213的下部分中。栅极沟槽的下部分被导电 层270填充。
[004引如已经参照图1至图3B所讨论的,半导体器件1包括晶体管5,该晶体管5形成在具 有第一主表面110的半导体衬底100中。晶体管5包括源极区域201、漏极区域205、沟道区域 220、漂移区260和栅极电极210,该栅极电极210与沟道区域的至少两侧相邻。栅极电极210 设置于在与第一主表面平行的第一方向上延伸的栅极沟槽213中。沟道区域220和漂移区 260沿着第一方向设置在源极区域201与漏极区域205之间。半导体器件进一步包括导电层 270,该导电层270在栅极电极下方并且与栅极电极绝缘。导电层270电禪合至栅极端子。
[0049] 导电层270的部分与第一主表面相邻设置。例如,导电层270可W设置在栅极沟槽 213中并且部分地包围栅极电极210。根据另一实施例,半导体器件1可W包括场极板250,该 场极板250布置为与漂移区260相邻。
[0050] 如已经在前述中说明的,沟道区域220具有在第一方向上延伸的第一脊件222的形 状。根据一个实施例,漂移区260也可W具有沿着第一方向延伸的第二脊件的形状。如图1所 示,第二脊件262可W具有与第一脊件222的宽度dl不同的宽度d2。根据另一实施例,第二脊 件的宽度可W等于第一脊件的宽度。
[0051] 根据一个实施例,沟道区域220的宽度山为山含2X Id,其中Id表示形成在栅极电极 211与沟道区域220之间的界面处的耗尽区的长度。例如,耗尽区的宽度可W确定为:
[0化2]
[0053] 其中eS表示半导体材料的介电常数(针对娃是11.9 X e日,e日=8.85 X I〇-i4F/cm),k 表示玻尔兹曼常量(1.38066 X 1(T23J/K),T表示溫度,In表示自然对数,Na表示半导体本体 的杂质浓度,m表示本征载流子浓度(在27°C下针对娃是1.45X l〇Wcnf3),W及q表示元电荷 (1.6Xl〇-"C)。
[0054] 通常,耗尽区的长度根据栅极电压而变化。假设在晶体管中,在与阔值电压对应的 栅极电压下的耗尽区的长度与耗尽区的最大宽度对应。例如,第一脊件的宽度可W沿着半 导体衬底100的第一主表面110为大约20nm至130nm,例如,40nm至120nm。
[0055] 而且,长度与宽度之比可W满足W下关系:si/di>2.0,其中SI表示沿着第一方向 所测得的、与栅极电极210接触的第一脊件的长度,或者换言之,沟道区域的长度,如也在图 1中图示的。根据另外的实施例,si/di>2.5。根据另一实施例,漂移区260可W包括未被图案 化W形成脊件的平整表面。
[0056] 根据宽度为山^ 2 X Id的实施例,晶体管5是所谓的"完全耗尽"晶体管,在该"完全 耗尽"晶体管中,当栅极电极210设置为导通电压时,沟道区域220完全耗尽。在运种晶体管 中,可W实现最佳亚阔值电压并且可W有效地抑制短沟道效应,产生改进的器件特性。
[0057] 根据另一实施例,宽度dl可W大于2 X Id,并且与平面晶体管相比,晶体管5可W作 为具有增加的沟道宽度的晶体管来操作。
[0058] 另一方面,在包括场极板250的晶体管中,理想的是使用具有比宽度dl要大得多的 宽度d2的漂移区260。由于漂移区d2的宽度更大,所W可W进一步减少漂移区260的电阻 Rds。。,从而进一步改进器件特性。为了改进在本体区域中的半导体器件的特性、并且进一步 改进在漂移区中的器件特性,可W通过使用适当的蚀刻掩膜来实现对栅极电极和场极板进 行图案化,W便提供不同宽度的第一脊件和第二脊件。
[0059] 如将参照图5A至图5H具体讨论的,在图1至图3B中示出的半导体器件可W通过用 于制造竖直功率晶体管(即,通过设置在形成在半导体衬底100的第一主表面110中的沟槽 中的两个不同导电层来实施场极板250和栅极电极210的功率晶体管)的集成方案来制造。 在运种竖直功率晶体管中,源极区域和漏极区域设置在半导体衬底100的相对的主表面处。
[0060] 图4A示出了根据一个实施例的集成电路的水平截面图。图4A的截面图在与半导体 衬底的第一主表面平行的平面中截取。如图所示,根据一个实施例的集成电路2包括如此处 已经在上面参照图1至图3B进行了描述的半导体器件1。进一步地,集成电路2包括第二半导 体器件3,该第二半导体器件3包括竖直功率晶体管,例如,场效应晶体管。如在图4A中具体 图示的,第二半导体器件3包括多个栅极沟道310,运些栅极沟道310在与半导体衬底的第一 主表面平行的方向上行进。半导体器件3可W进一步包括隔离沟槽393,该隔离沟槽393包围 栅极沟槽310的阵列。绝缘层391设置在隔离沟槽393的侧壁处。进一步地,导电填充物390设 置在隔离沟槽393中。
[0061] 图4B示出了第二半导体器件3的沿着在图4A中标记为虹和虹'的线的截面图。半导 体器件3包括可W并联连接的多个竖直晶体管35。竖直晶体管35中的每一个包括栅极沟槽 310,该栅极沟槽310形成在半导体衬底100的第一主表面110中。半导体器件3包括源极区域 401,该源极区域401与第一主表面110相邻设置;W及漏极区域409,该漏极区域409设置在 半导体衬底100的背侧。漏极电极410与漏极区域409相邻设置。进一步地,半导体器件3包括 沟道区域402和漂移区406,该沟道区域402和漂移区406在相对于第一主表面110垂直的第 二方向(例如,Z方向)上,设置在源极区域401与漏极区域409之间。场极板405设置在栅极沟 槽310的下部分中。进一步地,栅极电极403设置在栅极沟槽310的与沟道区域402相邻的上 部分中。栅极电极403借由栅极电介质408与沟道区域402绝缘。进一步地,场极板405借由场 介电层407与漂移区406绝缘。栅极电极403通过绝缘层412与场极板405绝缘。
[0062] 当适当的电压被施加至栅极电极403时,导电沟道形成在沟道区域402与栅极介电 层408之间的界面处。因此,栅极电极控制在源极区域401与漏极区域409之间的电流流动。 当晶体管断开时,在沟道区域402与栅极介电层408之间的界面处不形成导电沟道。进一步 地,由于存在场极板405,所W电荷载流子从漂移区406耗尽,从而使得由此产生的晶体管可 W承受较高的电压。根据一个实施例,两种类型的晶体管,即,横向晶体管5和竖直晶体管 35,可W集成在单个半导体衬底100中。进一步地,两个半导体器件可W通过共同的(joint) 处理工艺来形成。例如,可W通过针对第一半导体器件1和第二半导体器件3使用不同的掩 膜,来处理相应的部件。
[0063] 图5A至图甜图示了制造半导体器件1或者集成电路2的步骤。图5A至图甜具体地图 示了沿着在图1中标记为I和I'的线的截面图。
[0064] 用于执行根据一个实施例的方法的起点可W是渗杂有第一导电类型的渗杂剂的 重渗杂晶片,例如,n+型半导体晶片500。在半导体晶片500之上,外延生长W比晶片500更低 的渗杂浓度被渗杂的第一导电类型的半导体层510,例如,rT层。图5A示出了由此产生的结 构的示例的截面图。半导体层510的表面形成由此产生的衬底的第一主表面520。
[0065] 之后,可W执行多个渗杂工艺W便提供阱注入部分。例如,运些阱注入部分可W限 定第一半导体器件和第二半导体器件1、3的部件。进一步地,注入阱部分可W实现待在稍后 的工艺或者并行的工艺中形成的逻辑电路的部件。
[0066] 图5B示出了由此产生的结构的示例。如图5B所示,渗杂有第二导电类型的渗杂剂 的层530设置在半导体层510的W更低渗杂浓度渗杂的第一导电类型的部分515之上。进一 步地,第一导电类型的部分550与第一主表面520相邻设置。层530在第一导电类型的部分 515与部分550之间提供竖直隔离。附加地,第二导电类型的部分540与第一主表面520相邻 设置。
[0067] 之后,可W执行蚀刻工艺。根据制造集成电路的方法的一个实施例,可W采用用于 对第二半导体器件3的部件进行对应处理的掩膜。例如,可W使用在图5D中示出的掩膜570 来在如图5C所示的半导体衬底100的第一主表面520中形成沟槽560、565, W便形成栅极电 极210和场极板250。进一步地,虽然在图5C和图加中未明确示出,但是掩膜570可W包括用 于形成隔离沟槽293的开口。在图5D中示出的掩膜570包括用于限定栅极沟槽560的开口 574、和用于限定场极板沟槽565的开口 572。通过使用在图抓中示出的掩膜570,执行蚀刻工 艺W便形成沟槽560、565。之后,可W沉积绝缘层,在运之后沉积导电层。
[0068] 例如,也如图祀所示,可W在第一沟槽560中形成第一绝缘层561,并且可W在第二 沟槽565中形成第二绝缘层。进一步地,可W在第一沟槽560中形成第一导电层562,并且可 W在第二沟槽565中形成第二导电层567。按照相似的方式,可W在隔离沟槽(未示出)中形 成绝缘层和导电层。例如,形成绝缘层561、566和导电层562、567的工艺可W是形成如在图 4B中示出的场介电层407和场极板405的工艺步骤。
[0069] 之后,通过使用例如在图5G中示出的掩膜570来执行另外的蚀刻工艺。如图所示, 在图5G中示出的掩膜570包括限定栅极电极210的位置的开口 575。
[0070] 图5F示出了在执行对应蚀刻工艺之后由此产生的结构的示例。如图所示,凹槽563 形成在导电层562和绝缘层561中。凹槽563形成在由在掩膜570中的开口575限定的位置处。 之后,执行形成绝缘层在运之后形成导电层569的另外的工艺。由于该处理步骤的作用,所 W在凹槽563的侧壁和低侧上形成薄绝缘层568,在运之后形成导电填充物569。例如,该工 艺也可W形成在图4B中图示的竖直晶体管35的栅极介电层408和栅极电极403。进一步地, 可W执行渗杂工艺,W便提供源极区域和漏极区域20U205的重渗杂部分。图5H示出了由此 产生的结构的示例。
[0071] 之后,可W执行另外的处理步骤W便提供第一半导体器件1和第二半导体器件3的 另外的部件。例如,可W形成另外的绝缘层,在运之后形成至第一半导体器件和第二半导体 器件1、3的各个部件的相应接触。
[0072] 图6概述了制造根据一个实施例的半导体器件的方法的要素。如图6所示,制造半 导体器件的方法包括:在具有第一主表面的半导体衬底中形成晶体管。形成晶体管包括:形 成源极区域(S40);形成漏极区域(S40);形成沟道区域(SlO);形成漂移区(S20); W及在与 沟道区域的至少两侧相邻的第一主表面平行的第一方向上延伸的沟槽中形成栅极电极 (S30),其中沟道区域和漂移区沿着第一方向设置在源极区域与漏极区域之间。形成半导体 器件进一步包括:形成导电层(S25),该导电层的部分设置在位于栅极电极下方并且与该栅 极电极绝缘的半导体衬底中。
[0073] 根据一个实施例,该方法可W进一步包括:在第一主表面中形成沟槽。形成导电层 可W包括:在沟槽中形成导电材料。根据一个实施例,该方法可W进一步包括:在沟槽中对 导电材料的部分进行回蚀刻。例如,形成栅极电极可W包括:在导电层的部分之上形成绝缘 层,该绝缘层内衬沟槽的侧壁;W及在绝缘层之上形成栅极导电层。根据一个实施例,形成 半导体器件可W进一步包括形成场极板(S35)。
[0074] 进一步地,图7概述了制造集成电路的方法的要素。如图所示,形成集成电路可W 包括:在具有第一主表面的半导体衬底中,形成第一晶体管(SlOO)并且形成第二晶体管 (S200)。形成第一晶体管可W包括:形成第一源极区域(S140);形成第一漏极区域(S140); 形成第一沟道区域(SllO);形成第一漂移区(S120); W及在与第一主表面平行的第一方向 上延伸的沟槽中形成第一栅极电极(S130),其中第一栅极电极形成为与沟道区域的至少两 侧相邻设置。可W完成形成第一沟道区域并且形成第一漂移区,从而使得它们沿着第一方 向设置在第一源极区域与第一漏极区域之间。进一步地,形成第二晶体管(S200)包括:形成 第二源极区域(S240);形成第二漏极区域(S240);形成第二沟道区域(S210);形成第二漂移 区(S220); W及形成第二栅极电极(S230),其中第二沟道区域和第二漂移区沿着第二方向 设置在第二源极区域与第二漏极区域之间,第二漏极区域相对于第一主表面垂直地延伸。 根据一个实施例,形成第一晶体管(SlOO)可W进一步包括:形成导电层(S125),该导电层的 部分设置在位于第一栅极电极下方并且与该第一栅极电极绝缘的半导体衬底中。根据一个 实施例,形成第二晶体管(S200)可W进一步包括:形成第二场极板(S225) W便被布置为与 第二漂移区相邻。
[0075] 根据一个实施例,该方法可W进一步包括:在第一主表面中形成沟槽。形成导电层 的部分可W包括:在沟槽中形成导电材料。根据一个实施例,该方法可W进一步包括:对在 沟槽中的导电材料的部分进行回蚀刻。例如,形成第一栅极电极可W包括:在导电层的部分 之上形成绝缘层,该绝缘层内衬沟槽的侧壁;W及在绝缘层之上形成栅极导电层。
[0076] 根据一个实施例,形成第一半导体器件可W进一步包括:形成第一场极板。
[0077] 根据一个实施例,第一晶体管的元件和第二晶体管的元件可W通过共同的处理工 艺来形成。例如,形成用于形成第一栅极电极的沟槽、W及形成用于形成第二栅极电极的沟 槽,可W包括使用不同掩膜的共同的蚀刻工艺。进一步地,形成导电层并且形成第二场极板 可W包括形成导电层的共同的方法。进一步地,形成第一栅极电极并且形成第二栅极电极 可W包括形成导电层的共同的方法。
[0078] 图8A至图8C示出了根据另一实施例的半导体器件的各个视图。W下说明将集中在 本实施例与在图1至图3C中示出的实施例的不同之处。因此,除非另有说明,否则半导体器 件包括已经参照图1至图3C描述的部件。
[0079] 图8A示出了半导体器件的在也如图8B所示的I与I'之间的截面图。截面图横断栅 极电极210和场极板250。在图8A中示出的半导体器件包括在具有第一主表面110的半导体 衬底中的晶体管5。该晶体管5包括源极区域201、漏极区域205、沟道区域、漂移区和栅极电 极210,该栅极电极210与沟道区域的至少两侧相邻。沟道区域和漂移区沿着与第一主表面 平行的第一方向设置。半导体器件进一步包括场极板250,该场极板250与漂移区的至少两 侧相邻。栅极电极设置在第一方向上延伸的沟槽中。半导体器件进一步包括导电层270,该 导电层270在栅极电极210下方并且与该栅极电极210绝缘。导电层电连接至场极板250。例 如,栅极电极、场极板250和导电层可W设置在第一方向(例如,X方向)上延伸的公共沟槽 214中。场极板250可W形成在半导体衬底100的第一主表面110处。栅极电极210和场极板 250可W沿着第一方向一前一后地布置。
[0080] 如图8A所示,栅极电极210可W设置在沟槽214的左手侧处W便与源极区域201接 触。导电层270可W借由介电层271与相邻的半导体材料绝缘。进一步地,栅极介电层211可 W设置在栅极电极210与导电层270的、场极板250的相邻导电材料、源极区域201、和相邻沟 道区域220之间。源极区域201可W在深度方向(例如,Z方向)上延伸至大约与栅极电极210 的深度对应的深度。场极板250可W经由场极板接触塞252连接至适当的端子,例如,源极端 子274。因此,导电层270经由场极板250电连接至源极端子274。
[0081] 按照如已经参照图1讨论的相似方式,隔离沟槽292可W围绕横向晶体管的阵列。 按照相似的方式,在图8A中也未示出,绝缘材料291可W设置在隔离沟槽的侧壁处,并且导 电填充物可W设置在隔离沟槽内。晶体管可W实现场效应晶体管。
[0082] 图8B示出了半导体器件的水平截面图。如图所示,与在图1中示出的实施例不同, 栅极电极210分别延伸至沟槽214的左手侧。栅极电极210接触在与第一主表面平行的第= 方向(例如,y方向)上连续延伸的源极区域201。进一步地,场极板250可W设置在沟槽214 中。因此,在相邻场极板之间的间距可W与在相邻栅极电极210之间的间距相同。沟道区域 220通过相邻沟槽214,被图案化为在第一方向上延伸的脊件的形状。按照相似的方式,漂移 区260通过沟槽214,被图案化为在第一方向上延伸的脊件。场介电层251设置在场极板250 与相邻漂移区260之间。场介电层251的厚度可W大于布置在栅极电极210与相邻沟道区域 220之间的栅极介电层211的厚度。图8B也示出了隔离沟槽292,该隔离沟槽292包括绝缘层 291和导电填充物290。
[0083] 图SC示出了在图SB中的n和n'之间截取的截面图。图SB的截面图横断沟道区域 和漂移区。如图所示,渗杂部分225经由本体接触部分280和接触区域280a连接至本体接触 塞281(如图8A所示)。本体接触部分225可W将沟道区域220连接至端子(例如,源极端子 274),该端子电连接至本体接触塞281。源极区域201延伸至比沟槽214的深度更少的深度。 更加具体地,源极区域不与形成在沟槽214的下部分中的导电层270相邻。
[0084] 图9示出了集成电路的水平截面图,该集成电路包括已经参照图8A至图8C说明的 半导体器件和包括竖直功率晶体管的第二半导体器件3。根据在图9中示出的实施例,栅极 电极210和场极板250设置在沟槽214中。在栅极电极210下方的导电层电禪合至场极板250。 源极区域201与栅极电极210相邻设置。集成电路的另外的部件与在图4A中示出的集成电路 的相应部件相似。进一步地,第二半导体器件的截面图与在图4B中示出的截面图相同。
[0085] 在图8A至图8C中示出的半导体器件1或者在图9中示出的集成电路2可W通过运种 方法来制造,该方法包括与在图5A至图5H中图示并且在图6和图7中说明的方法相似的步 骤。然而,与图5A至图5E中图示的方法的不同的是,在图5D中示出的掩膜被修改,W便提供 用于限定栅极沟槽和场极板沟槽的单个掩膜开口。进一步地,当执行蚀刻工艺时,与在图5C 中示出的截面图的不同的是,将沟槽560和565合并W形成用于形成栅极电极和场极板的单 个沟槽。进一步地,当形成如图5F所示的凹槽563时,包括有开口 575的掩膜被对准,从而使 得仅仅左侧与沟槽214的左侧蚀刻齐平。结果,当使导电材料和绝缘材料凹进并且随后形成 栅极介电层和栅极电极210时,栅极电极210设置在沟槽214的左手侧并且与源极区域201相 邻。
[0086] 图IOA至图IOC示出了半导体器件的另一实施例。本实施例的说明将集中在本实施 例与在图1至图3C中示出的实施例的不同之处。在图IOA至图IOC中示出的半导体器件1包括 在具有第一主表面110的半导体衬底100中的晶体管5。该晶体管5包括源极区域201、漏极区 域205、沟道区域220、漂移区260和栅极电极210,该栅极电极210与沟道区域220的至少两侧 相邻。沟道区域220和漂移区260(两者均在图IOC中图示)沿着与第一主表面110平行的第一 方向(例如,X方向)上设置在源极区域201与漏极区域205之间。半导体器件进一步包括导电 层,该导电层位于栅极电极下方并且与栅极电极210绝缘。栅极电极210和导电层270设置在 第一方向上延伸的沟槽213中。导电层270与栅极端子断开并且与源极端子断开。根据在图 IOA至图IOC中示出的实施例,半导体器件1可W可选地包括场极板250。该场极板250可W设 置在场极板沟槽中。场极板沟槽253和栅极沟槽213可W是单独存在的沟槽。具体而言,在相 邻场极板沟槽253之间的间距可W与在相邻栅极沟槽213之间的间距不同。晶体管可W实现 场效应晶体管。
[0087] 图IOA示出了半导体器件的截面图。图IOA的截面图在也如图IOB所示的I和I'之间 截取。如图所示,栅极电极210和导电层270设置在栅极沟槽213中。栅极电极210和导电层 270彼此绝缘。导电层借由绝缘层271与相邻半导体材料绝缘。导电层270可W完全地埋入栅 极沟槽213中,并且在半导体衬底的第一主表面110处可W不设置导电层270的部分。根据一 个解释,导电层270实现被保持在未限定的电位下的浮置体。由于厚绝缘层271的影响,导电 层270可能不会很大地影响相邻半导体材料。例如,绝缘层271的层厚度可W大约50至500, 该层厚度取决于理想的阻断电压。
[0088] 图IOB示出了半导体器件的水平截面图。如图所示,在与第一主表面110平行的第 =方向上延伸的运部分源极区域201,与栅极电极210相邻设置。栅极沟槽213和场极板沟槽 253可W按不同的间距设置。因此,沟道区域220可W通过相邻栅极沟槽213被图案化为脊件 的形状。同样,漂移区260可W借由场极板沟槽253被图案化为第二脊件262。第二脊件262的 宽度Cb可W大于第一脊件222的宽度di。宽度可W在与第一方向垂直的第二方向上测得。
[0089] 图IOC示出了在也如图IOB所示的n与n'之间的截面图。图IOC的截面图横断沟道 区域220和漂移区260。栅极沟槽213和场极板沟槽253设置在附图的绘出的平面之前或者之 后。
[0090] 图11示出了集成电路的水平平面图,该集成电路包括已经参照图IOA至图10抗兑明 的半导体器件1。在图11中,与在图4A中图示的部件相同的部件用对应的附图标记来指定。 W下说明将集中在图11与图4A之间的不同之处。另外的部件与在图4A中示出的部件相似或 者相同。与在图4A中示出的实施例不同的是,根据图11的实施例,半导体器件1按照如已经 参照图IOA至图IOC描述的方式来实现。栅极电极210从左手侧延伸至栅极沟槽213的右手 侦U。进一步地,在栅极电极210下方的导电层270与源极端子或者栅极端子断开。因此,导电 层270不连接至场极板250,也不连接至栅极电极210。导电层270整个地设置在栅极电极210 下方,从而使得在第一主表面110处不存在导电层270的部分。半导体器件1的其余部件与在 图IOA至图IOC中图示的部件相同。进一步地,在虹与虹'之间的截面图与在图4B中示出的截 面图相同。
[0091] 在图IOA至图IOC中示出的半导体器件或者在图11中示出的集成电路2可W通过运 种方法来制造,该方法包括与在图5A至图5H中图示并且在图6和图7中说明的方法相似的步 骤。然而,与在图5A至图5E中图示的方法不同的是,在图5G中示出的掩膜570可W被修改。因 此,在用于在沟槽560中使导电材料562凹进的蚀刻步骤期间,从沟槽560的上部分的整个横 向延伸去除导电材料。例如,运可W通过使用具有开口 575的掩膜570来实现,该开口 575与 在图5D中示出的掩膜570的开口 574对应。结果,在沟槽560中的其余导电材料562可W具有 水平表面。之后,形成绝缘材料568, W便提供栅极介电层211,在运之后形成导电层569,该 导电层569形成栅极电极210。
[0092] 图12示出了如在图4A和图4B、图9和图11中的任何一个所示的集成电路的实施方 式。该集成电路包括第一晶体管12i(也称为"高侧"晶体管)和第二晶体管122(也称为"低侧" 晶体管)。第一晶体管121的源极端子和第二晶体管122的漏极端子电连接至公共OUT端子。第 一晶体管121的漏极端子可W连接至电池,并且第二晶体管122的源极端子可W连接至接地 电位。第一晶体管12巧W实现为竖直晶体管,即,在图4A、图4B、图9和图11中示出的第二晶 体管。第二晶体管122可W实现为例如在图1至图3、图8和图10中示出的横向晶体管。在图12 中示出的集成电路实现半桥。由于第二晶体管作为包括在第一主表面处的漏极区域的横向 晶体管来实现运一特征的作用,第一晶体管和第二晶体管可W容易地集成在单个半导体衬 底中。进一步地,可W简化制造工艺,运是因为第一晶体管和第二晶体管的各个部件可W通 过共同或者公共的处理步骤来形成。在图4A、图4B、图9、图11和图12中示出的集成电路可W 用在电动机中或者在DC-DC转换器中。另外的实施例设及包括在图12中示出的半桥、或者在 图4A、图9和图11中的任何一个中图示的集成电路的电动机或者DC-DC转换器。
[0093] 虽然上面已经描述了本发明的各个实施例,但是显而易见的是,也可W实现另外 的实施例。例如,另外的实施例可W包括在权利要求书中列举的特征的任何子组合或者在 上面给出的示例中描述的元件的任何子组合。因此,随附权利要求书的该精神和范围不应 该限于对此处所包含的各个实施例的说明。
【主权项】
1. 一种包括晶体管的半导体器件,所述晶体管位于具有第一主表面的半导体衬底中, 所述晶体管包括: 源极区域; 漏极区域; 沟道区域; 漂移区;以及 栅极电极,所述栅极电极与所述沟道区域的至少两侧相邻,所述栅极电极设置于在第 一方向上延伸的栅极沟槽中,所述第一方向与所述第一主表面平行,所述栅极电极电耦合 至栅极端子,所述沟道区域和所述漂移区沿着所述第一方向设置在所述源极区域与所述漏 极区域之间, 所述半导体器件进一步包括导电层,所述导电层位于所述栅极电极下方、并且与所述 栅极电极绝缘,所述导电层电连接至所述栅极端子。2. 根据权利要求1所述的半导体器件,其中所述导电层的部分设置为与所述第一主表 面相邻。3. 根据权利要求1所述的半导体器件,其中所述导电层设置在所述栅极沟槽中。4. 根据权利要求1所述的半导体器件,进一步包括场极板,所述场极板与所述漂移区相 邻布置,所述场极板设置在所述第一主表面处。5. 根据权利要求1所述的半导体器件,其中所述沟道区域具有在所述第一方向上延伸 的第一脊件的形状。6. 根据权利要求5所述的半导体器件,其中所述漂移区的部分具有沿着所述第一方向 延伸的第二脊件的形状。7. 根据权利要求6所述的半导体器件,其中所述第二脊件具有与所述第一脊件的宽度 不同的宽度。8. 根据权利要求5所述的半导体器件,其中s/d>2.0,其中s表示所述第一脊件的沿着第 一方向测得的长度,并且其中d表示所述第一脊件的宽度。9. 一种集成电路,包括根据权利要求1所述的半导体器件、以及第二晶体管,所述第二 晶体管包括: 第二源极区域; 第二漏极区域; 第二沟道区域; 第二漂移区; 第二栅极电极;以及 第二场极板,所述第二场极板与所述第二漂移区相邻,所述第二沟道区域和所述第二 漂移区沿着第二方向设置在所述第二源极区域与所述第二漏极区域之间,所述第二方向相 对于所述第一主表面垂直地延伸。10. 根据权利要求9所述的集成电路,其中所述集成电路实现半桥。11. 一种包括晶体管的半导体器件,所述晶体管位于具有第一主表面的半导体衬底中, 所述晶体管包括: 源极区域; 漏极区域; 沟道区域; 漂移区; 栅极电极,所述栅极电极与所述沟道区域的至少两侧相邻;以及 场极板,所述场极板与所述漂移区的至少两侧相邻,所述栅极电极设置于在第一方向 上延伸的沟槽中,所述第一方向与所述第一主表面平行, 所述沟道区域和所述漂移区沿着所述第一方向设置在所述源极区域与所述漏极区域 之间, 所述半导体器件进一步包括导电层,所述导电层位于所述栅极电极下方并且与所述栅 极电极绝缘,所述导电层电连接至所述场极板。12. 根据权利要求11所述的半导体器件,其中所述导电层和所述场极板设置于形成在 所述半导体衬底的所述第一主表面中的栅极沟槽中。13. 根据权利要求12所述的半导体器件,其中所述场极板设置在所述第一主表面处、并 且在竖直方向上从所述第一主表面延伸。14. 根据权利要求12所述的半导体器件,其中相邻的栅极沟槽将所述沟道区域和所述 漂移区图案化为在所述第一方向上延伸的脊件的形状。15. -种集成电路,包括根据权利要求11所述的半导体器件、以及第二晶体管,所述第 二晶体管包括: 第二源极区域; 第二漏极区域; 第二沟道区域; 第二漂移区; 第二栅极电极,以及 第二场极板,所述第二场极板与所述第二漂移区相邻,所述第二沟道区域和所述第二 漂移区沿着第二方向设置在所述第二源极区域与所述第二漏极区域之间,所述第二方向相 对于所述第一主表面垂直地延伸。16. 根据权利要求15所述的集成电路,其中所述集成电路实现半桥。17. -种包括晶体管的半导体器件,所述晶体管位于具有第一主表面的半导体衬底中, 所述晶体管包括: 源极区域,所述源极区域电连接至源极端子; 漏极区域; 沟道区域; 漂移区;以及 栅极电极,所述栅极电极与所述沟道区域的至少两侧相邻,所述栅极电极电连接至栅 极端子,所述沟道区域和所述漂移区沿着第一方向设置在所述源极区域与所述漏极区域之 间,所述第一方向与所述第一主表面平行, 所述半导体器件进一步包括导电层,所述导电层位于所述栅极电极下方、并且与所述 栅极电极绝缘,所述栅极电极和所述导电层设置于在所述第一方向上延伸的栅极沟槽中, 所述导电层与所述栅极端子断开、并且与所述源极端子断开。18. 根据权利要求17所述的半导体器件,进一步包括场极板,所述场极板在所述第一主 表面处、并且与所述漂移区相邻。19. 一种集成电路,包括根据权利要求17所述的半导体器件、以及第二晶体管,所述第 二晶体管包括: 第二源极区域; 第二漏极区域; 第二沟道区域; 第二漂移区; 第二栅极电极,以及 第二场极板,所述第二场极板与所述第二漂移区相邻,所述第二沟道区域和所述第二 漂移区沿着第二方向设置在所述第二源极区域与所述第二漏极区域之间,所述第二方向相 对于所述第一主表面垂直地延伸。20. 根据权利要求19所述的集成电路,其中所述集成电路实现半桥。
【文档编号】H01L29/40GK105977290SQ201610140286
【公开日】2016年9月28日
【申请日】2016年3月11日
【发明人】K·科伊普, A·梅瑟, T·施勒塞尔
【申请人】英飞凌科技股份有限公司
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