薄膜晶体管及其制备方法、阵列基板、显示面板的制作方法
【专利摘要】本发明提供了一种薄膜晶体管，包括栅极、栅绝缘层、源漏极和有源区；还包括辅助连接层；所述源漏极在所述栅极所在平面上的正投影与所述栅极分离；所述有源区与所述栅极相对设置，且所述栅极在所述源漏极连接线上的尺寸不小于所述有源区在该连接线上的尺寸；所述辅助连接层连接所述有源区和所述源漏极。该薄膜晶体管，可消除栅极和源漏极之间的电容。
【专利说明】
薄膜晶体管及其制备方法、阵列基板、显示面板
技术领域
[0001] 本发明属于显示技术领域，具体设及一种薄膜晶体管及其制备方法、阵列基板、显 示面板。
【背景技术】
[0002] 请参阅图1，图1为ESL TFT(具有刻蚀阻挡层的薄膜晶体管）的结构示意图，该ESL TFT的工艺流程一般为:栅极(Gate) 一栅绝缘层(GI) 一有源层Active(为IGZO) 一刻蚀阻挡 层化化)一源漏极（SD层)一纯化层(PVX)。在ESL TFT应用时，在Gate上加载高压信号后，通 过电场在IGZO表面形成一层电子，即电子沟道，运时若源极Source与漏极化ain之间有电压 差，则源漏极导通，二者会有电流（电子)流过，也即TFT打开;将Gate上加载的高压信号撤去 W后，电场消失，因此，IGZO上的电子沟道消失，运时源漏极未导通，也即TFT关断。在实际应 用中，为了确保Gate能够使得IGZO上形成电子沟道，一般Gate的面积一般较大，如图1所示， 在运种情况下，就会产生另外的问题:Gate与源极或漏极之间形成电容Cp。
[0003] 在如图2所示的AM化抓的3T1C电路中，T2写入灰阶信号Vdata之后关断，那么写入 的data电压就会受到栅极信号的影响，例如，当Gi = Vgh时，T2打开，Vda化写入至化点；当Gi = Vgl时，T2关断，Vdata化Id在Cst中，但由于Cp的存在，写入的化ta电压会被拉低一些，变化 量按照如下公式计算：
[0004]
[0005] 同样地，T3控制的Vc写入与T2控制Vdata写入相类似，写入的电压也会由于电容Cp 的作用被拉低一些，因此，为了确保该拉低的电压较小W不影响显示，因此，需要将Cst设计 较大，运样可能会造成Cst面积增大，从而降低开口率或者使用更复杂的电容结构，造成良率 较低。
[0006] 因此，目前亟需一种减小甚至消除电容Cp的薄膜晶体管。
【发明内容】
[0007] 本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种薄膜晶 体管及其制备方法、阵列基板、显示面板。
[000引为解决本发明提出的至少一个技术问题，本发明提供了一种薄膜晶体管，包括栅 极、栅绝缘层、源漏极和有源区；还包括辅助连接层;所述源漏极在所述栅极所在平面上的 正投影与所述栅极分离;所述有源区与所述栅极相对设置，且所述栅极在所述源漏极连接 线上的尺寸不小于所述有源区在该连接线上的尺寸;所述辅助连接层连接所述有源区和所 述源漏极。
[0009] 优选地，所述有源区在所述栅极所在平面上的正投影与所述栅极完全重叠。
[0010] 优选地，所述栅绝缘层形成在所述栅极上;所述有源区形成在所述栅绝缘层上;所 述辅助连接层形成在所述栅绝缘层上;所述源漏极形成在所述辅助连接层上。
[0011] 优选地，所述薄膜晶体管还包括刻蚀阻挡层;所述刻蚀阻挡层形成在所述有源层 和所述辅助连接层上，且其上设置有过孔;所述源漏极形成在刻蚀阻挡层上，且通过所述过 孔与所述辅助连接层相连。
[0012] 优选地，所述薄膜晶体管还包括纯化层;所述纯化层形成在所述源漏极和未被所 述源漏极覆盖的所述刻蚀阻挡层上。
[0013] 本发明还提供一种阵列基板，包括薄膜晶体管，所述薄膜晶体管包括本发明提供 的薄膜晶体管。
[0014] 本发明还提供一种显示面板，包括阵列基板，所述阵列基板采用本发明提供的阵 列基板。
[0015] 本发明还提供一种薄膜晶体管的制备方法，包括：S1，形成栅极、栅绝缘层、源漏 极、有源区和辅助连接层，且使源漏极在所述栅极所在平面上的正投影与所述栅极分离，所 述有源区和所述栅极相对设置，且所述栅极在所述源漏极连接线上的尺寸不小于所述有源 区在该连接线上的尺寸，所述辅助连接层连接所述有源区和所述源漏极。
[0016] 优选地，所述步骤SI,还包括:所述有源区在所述栅极所在平面上的正投影与所述 栅极完全重叠。
[0017] 优选地，所述步骤Sl，包括:形成所述栅极;在所述栅极上形成所述栅绝缘层;在所 述栅绝缘层上形成所述有源区；在所述栅绝缘层上形成所述辅助连接层;在所述辅助连接 层上形成所述源漏极。
[0018] 本发明提供的薄膜晶体管，借助源漏极在栅极所在平面上的正投影与栅极分离， 此时，栅极与源漏极并不相对，因此，不会产生电容Cp;另外，为了保证薄膜晶体管能够正常 工作，借助栅极在源漏极连接线上的尺寸不小于有源区在该连接线上尺寸，运样，可保证在 栅极加载有效信号时有源区能够形成为导通区，并通过辅助连接层实现源漏极连通，从而 实现保证薄膜晶体管TFT的正常工作。
【附图说明】
[0019] 图1为ESL TFT的结构示意图；
[0020] 图2为AMOLED的3T1C电路示意图；
[0021 ]图3为本发明实施例提供的薄膜晶体管的结构示意图；
[0022] 图4为本发明实施例提供的薄膜晶体管的俯视图；
[0023] 图5a-图化为本发明实施例提供的薄膜晶体管的制备方法的各个步骤的状态图。
【具体实施方式】
[0024] 为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方 式对本发明提供的薄膜晶体管及其制备方法、阵列基板、显示面板作进一步详细描述。
[0025] 实施例1:
[0026] 图3为本发明实施例提供的薄膜晶体管的结构示意图；图4为本发明实施例提供的 薄膜晶体管的俯视图；请一并参阅图3和图4,本实施例提供的薄膜晶体管，包括栅极Gate、 栅绝缘层GI、源漏极SD、有源区Active(可W为但不限于IGZ0)、辅助连接层10、刻蚀阻挡层 E化和纯化层PVX。
[0027] 其中，源漏极SD在栅极Gate所在平面上的正投影与栅极Gate分离，也即，源漏极SD 在栅极Gate所在平面上的正投影不与该栅极Gate重叠。有源区IGZO与栅极Gate相对设置， 栅极Gate在源漏极SD连接线上的尺寸Dl不小于有源区IGZO在该连接线上的尺寸D2;辅助连 接层10连接有源区IGZO和源漏极SD。
[0028] 请对比图1和图3,本发明实施例提供的薄膜晶体管与现有的薄膜晶体管相比，为 了实现源漏极SD在栅极Gate所在平面上的正投影与栅极Gate分离，减小了栅极Gate的大 小，此时，栅极Gate与源漏极SD并不相对，因此，不会产生电容Cp。
[0029] 但是，在减小栅极Gate大小的情况下，为了保证薄膜晶体管能够正常工作，需要栅 极Gate在源漏极SD连接线上的尺寸Dl不小于有源区IGZO在该连接线上尺寸D2,运样，可保 证在栅极Gate加载有效信号时有源区IGZO能够形成为导通区，并通过辅助连接层10实现源 漏极SD连通，从而实现保证TFT的正常工作。
[0030] 优选地，有源区IGZO在栅极Gate所在平面上的正投影与栅极Gate完全重叠，即图4 中，01=02，1^=1^2，运样，可^进一步保证薄膜晶体管正常工作。
[0031] 如图3所示，栅绝缘层GI形成在栅极Gate上;有源区IGZO形成在栅绝缘层GI上且位 于栅极Gate的正上方;辅助连接层10形成在栅绝缘层GI上;源漏极SD形成在辅助连接层10 上。
[0032] 优选地，刻蚀阻挡层E化形成在有源层和辅助连接层10上，且其上设置有过孔;源 漏极SD形成在刻蚀阻挡层E化上，且通过该过孔与所述辅助连接层10相连。
[0033] 还优选地，纯化层PVX形成在源漏极SD和未被源漏极SD覆盖的刻蚀阻挡层E化上。
[0034] 需要在此说明的是，本实施例提供的薄膜晶体管为包含刻蚀阻挡层E化的薄膜晶 体管，但是，本发明并不局限于此，只要能够满足"源漏极SD在栅极Gate所在平面上的正投 影与栅极Gate分离，有源区IGZO与栅极Gate相对设置，栅极Gate在源漏极SD连接线上的尺 寸Dl不小于有源区IGZO在该连接线上尺寸D2;辅助连接层10连接有源区IGZO和源漏极SD" 的薄膜晶体管均属于本发明的保护范围。
[0035] 实施例2:
[0036] 本发明实施例提供一种阵列基板，包括薄膜晶体管，薄膜晶体管采用本发明提供 的薄膜晶体管。
[0037] 本发明实施例提供的阵列基板，由于其采用本发明上述实施例提供的薄膜晶体 管，因此，可W提高阵列基板的品质。
[003引实施例3:
[0039] 本发明实施例还提供一种显示面板，包括阵列基板，阵列基板采用本发明提供的 阵列基板。
[0040] 具体地，显示面板包括液晶显示面板、OLED面板等。
[0041] 本发明实施例提供的显示面板，由于其采用本发明上述实施例提供的阵列基板， 因此，可W提局显不面板的品质。
[0042] 实施例3:
[0043] 本发明实施例还提供了一种薄膜晶体管的制备方法，包括：
[0044] SI,形成栅极Gate、栅绝缘层GI、源漏极SD、有源区Active(可W为但不限于IGZO) 和辅助连接层10,且使源漏极SD在所述栅极Gate所在平面上的正投影与所述栅极Gate分 离，有源区IGZO与栅极Gate相对设置，栅极Gate在源漏极SD连接线上的尺寸不小于有源区 IGZO在该连接线上的尺寸，所述辅助连接层10连接所述有源区IGZO和所述源漏极SD。
[0045] 优选地，该步骤Sl，还包括:使有源区IGZO在栅极Gate所在平面上的正投影与栅极 Gate完全重叠。
[0046] 下面结合图5a和图5h详细描述本发明实施例提供的薄膜晶体管的制备方法。具体 地，上述步骤Sl包括：
[0047] Sll，形成栅极Gate,如图5a所示。
[004引Sl2，在栅极Gate上形成栅绝缘层GI，如图化所示。
[0049] S13,在栅绝缘层GI上形成有源区IGZ0。
[(K)加]S14,在栅绝缘层GI上形成辅助连接层10。
[0051]步骤S13和步骤S14,具体为:先在栅绝缘层GI上沉积一层有源层，如图5c所示;再 基于栅极Gate的掩膜板在栅极Gate正上方形成一光刻胶PR,再采用诸如等离子体氨化等手 段对未被光刻胶覆盖的有源层进行处理，如图5d所示;处理之后的结果如图5e所示，未被 光刻胶PR覆盖的有源层被处理为辅助连接层10。
[0化2] S15,在辅助连接层10上形成源漏极SD。
[0053] 优选地，步骤S15包括:在辅助连接层10和有源区IGZO的上方形成刻蚀阻挡层ESL， 且在辅助连接层10上的刻蚀阻挡层E化上形成过孔，如图5f所示；在刻蚀阻挡层E化上形成 源漏极SD，且使源漏极SD经过过孔与辅助连接层10电连接，如图5g所示。
[0054] 进一步优选地，在步骤S15之后还包括:在源漏极SD和未被源漏极SD覆盖的刻蚀阻 挡层E化上形成纯化层PVX，如图化所示。
[0055] 可W理解的是，W上实施方式仅仅是为了说明本发明的原理而采用的示例性实施 方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精 神和实质的情况下，可W做出各种变型和改进，运些变型和改进也视为本发明的保护范围。
【主权项】
1. 一种薄膜晶体管，包括栅极、栅绝缘层、源漏极和有源区；其特征在于，还包括辅助连 接层； 所述源漏极在所述栅极所在平面上的正投影与所述栅极分离； 所述有源区与所述栅极相对设置，且所述栅极在所述源漏极连接线上的尺寸不小于所 述有源区在该连接线上的尺寸； 所述辅助连接层连接所述有源区和所述源漏极。2. 根据权利要求1所述的薄膜晶体管，其特征在于，所述有源区在所述栅极所在平面上 的正投影与所述栅极完全重叠。3. 根据权利要求1或2所述的薄膜晶体管，其特征在于，所述栅绝缘层形成在所述栅极 上； 所述有源区形成在所述栅绝缘层上； 所述辅助连接层形成在所述栅绝缘层上； 所述源漏极形成在所述辅助连接层上。4. 根据权利要求3所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括刻蚀阻挡 层； 所述刻蚀阻挡层形成在所述有源层和所述辅助连接层上，且其上设置有过孔； 所述源漏极形成在刻蚀阻挡层上，且通过所述过孔与所述辅助连接层相连。5. 根据权利要求4所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括钝化层； 所述钝化层形成在所述源漏极和未被所述源漏极覆盖的所述刻蚀阻挡层上。6. -种阵列基板，包括薄膜晶体管，其特征在于，所述薄膜晶体管采用权利要求1-5任 意一项所述的薄膜晶体管。7. -种显示面板，包括阵列基板，其特征在于，所述阵列基板采用权利要求6所述的阵 列基板。8. -种薄膜晶体管的制备方法，其特征在于，包括： S1，形成栅极、栅绝缘层、源漏极、有源区和辅助连接层，且使源漏极在所述栅极所在平 面上的正投影与所述栅极分离，所述有源区和所述栅极相对设置，且所述栅极在所述源漏 极连接线上的尺寸不小于所述有源区在该连接线上的尺寸，所述辅助连接层连接所述有源 区和所述源漏极。9. 根据权利要求8所述的薄膜晶体管的制备方法，其特征在于，所述步骤S1，还包括:所 述有源区在所述栅极所在平面上的正投影与所述栅极完全重叠。10. 根据权利要求8或9所述的薄膜晶体管的制备方法，其特征在于，所述步骤S1，包括： 形成所述栅极； 在所述栅极上形成所述栅绝缘层； 在所述栅绝缘层上形成所述有源区； 在所述栅绝缘层上形成所述辅助连接层； 在所述辅助连接层上形成所述源漏极。
【文档编号】H01L21/336GK105977305SQ201610439706
【公开日】2016年9月28日
【申请日】2016年6月17日
【发明人】徐攀, 李永谦
【申请人】京东方科技集团股份有限公司