Mos晶体管及其制作方法
【专利摘要】本申请提供了一种MOS晶体管及其制作方法。其中，该制作方法包括：在衬底上形成栅极结构，且在栅极结构的两侧侧壁上形成第一侧壁层；对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理，形成源漏区；去除第一侧壁层，且以及对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入以及第二次退火处理，以形成LDD区。从而使得源漏注入的热预算不会作用于LDD区，进而在所形成的MOS晶体管中形成有效超浅结；同时，由于形成源漏区的工艺为低能离子注入，从而减少了由于注入离子穿透栅极结构进入导电沟道产生的散点。
【专利说明】
MOS晶体管及其制作方法
技术领域
[0001]本申请涉及半导体集成电路的技术领域，具体而言，涉及一种M0S晶体管及其制作方法。【背景技术】
[0002]随着器件尺寸的不断缩小，特别是进入亚微米区以后，M0S晶体管的栅极宽度使栅极结构下的沟道长度也不断减小，从而使得源漏间电荷击穿的几率逐渐增大，并极容易在器件中产生漏电流，即短沟道效应，这种短沟道效应严重地影响器件的可靠性和稳定性。为了解决上述问题，现有技术中出现了一种新的M0S晶体管(M0SFET)结构，即轻掺杂 M0SFET(LDD M0SFET)。与常规M0SFET相比，轻掺杂M0SFET在源漏端增加了轻掺杂区(LDD)， 该轻掺杂区能够大大减小器件的源漏端电场，从而减少了器件中的漏电流，改善短沟道效应。
[0003]现有轻掺杂M0SFET的制作方法通常包括以下步骤:首先，在衬底10'上形成多晶硅栅结构11'，进而形成如图1所示的基体结构；然后，对多晶硅栅结构11'两侧的衬底 10'进行轻掺杂注入(LDD注入)以形成LDD区12'，进而形成如图2所示的基体结构；接下来，在多晶硅栅结构的两侧侧壁上形成侧墙13'，进而形成如图3所示的基体结构；再接下来，依次对多晶硅栅结构21'两侧的衬底10'进行高能离子注入(即源漏注入)及热处理，以形成源漏区14'，进而形成如图4所示的基体结构；最后，形成覆盖多晶硅栅结构 21'和衬底10'的层间介质层16'以及与源漏区14'相连接的导电插塞15'，进而形成如图5所示的基体结构。
[0004]上述制作方法中，源漏注入和热处理过程中的热预算会作用于LDD区，从而无法在衬底中形成有效超浅结。另外，离子注入过程中部分注入离子会穿透多晶硅栅结构进入导电沟道，从而在导电沟道中形成散点。因此，如何在衬底中形成有效超浅结，并避免在导电沟道中形成散点成为目前亟待解决的问题之一。
【发明内容】
[0005]本申请的主要目的在于提供一种M0S晶体管及其制作方法，以在所形成M0S晶体管中形成有效超浅结，并减少形成于导电沟道中的散点。
[0006]为了实现上述目的，根据本申请的一个方面，提供了一种M0S晶体管的制作方法， 该制作方法包括:在衬底上形成栅极结构，且在栅极结构的两侧侧壁上形成第一侧壁层； 对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理，以形成源漏区；以及去除第一侧壁层，且对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入以及第二次退火处理，以形成LDD区。
[0007]进一步地，形成栅极结构的步骤包括:在衬底上依次形成栅氧化物层和多晶硅栅极；在多晶硅栅极和栅氧化物层的两侧侧壁上形成偏移间隙壁。
[0008]进一步地，低能离子注入的步骤中，注入离子的能量范围为0.1?5KeV，注入离子的剂量范围为5E15?2E17atoms/cm2。
[0009]进一步地，第一次退火处理的步骤中，退火温度为500?1400°C，退火时间为1? 600s〇
[0010]进一步地，在LDD注入的步骤中，注入离子的能量范围为0.1?30KeV，注入离子的剂量范围为1E13?lE16atoms/cm2。
[0011]进一步地，第二次退火处理的步骤中，退火温度为500?1400°C，退火时间为1? 600s〇
[0012]进一步地，偏移间隙壁为氧化物层，且第一侧壁层为氮化物层。
[0013]进一步地，制作方法还包括形成与源漏区相接触的硅化物层，以及与硅化物层相接触的导电插塞的步骤。
[0014]进一步地，形成硅化物层和导电插塞的步骤包括:形成覆盖栅极结构的两侧侧壁的第二侧壁层；形成与多晶硅栅极、源漏区相接触的硅化物层；形成覆盖衬底、栅极结构和第二侧壁层的层间介质层；形成贯穿层间介质层且与源漏区相接触的接触孔，并在接触孔中形成导电插塞。
[0015]进一步地，形成硅化物层和导电插塞的步骤包括:形成覆盖衬底与栅极结构的层间介质层；形成贯穿层间介质层并与源漏区相接触的接触孔；在接触孔中依次形成硅化物层和导电插塞。
[0016]进一步地，M0S晶体管为NM0S晶体管，其中，衬底为P型硅，源漏区为N型重掺杂区，LDD区为N型轻掺杂区；M0S晶体管为PM0S晶体管，其中，衬底为N型硅，源漏区为P型重掺杂区，LDD区为P型轻掺杂区。
[0017]根据本申请的另一方面，提供了一种M0S晶体管，M0S晶体管由本申请上述的制作方法制作而成。
[0018]应用本申请的技术方案，本申请通过对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理以形成源漏区，再对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入处理形成LDD区，使得源漏注入的热预算不会作用于LDD区，从而在所形成M0S晶体管中形成有效超浅结；同时，由于形成源漏区的工艺为低能离子注入，从而减少了由于注入离子穿透栅极结构进入导电沟道产生的散点。【附图说明】
[0019]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0020]图1示出了现有技术中所提供的M0S晶体管的制作方法中，在衬底上形成多晶硅栅结构后的基体的剖面结构示意图；
[0021]图2示出了对多晶硅栅结构两侧的衬底进行LDD注入工艺以形成LDD区后的基体的剖面结构示意图；
[0022]图3示出了在图2所示的多晶硅栅结构的两侧侧壁上形成侧墙后的基体的剖面结构示意图；
[0023]图4示出了依次对多晶硅栅结构两侧的衬底进行源漏注入及热处理，以形成源漏区后的基体的剖面结构示意图；
[0024]图5示出了形成覆盖图4所示的多晶硅栅结构和衬底的层间介质层，并在层间介质层中形成与源漏区相连接的导电插塞后的基体的剖面结构示意图；
[0025]图6示出了本申请实施方式所提供的M0S晶体管的制作方法流程示意图；
[0026]图7示出了在本申请实施方式所提供的M0S晶体管的制作方法中，在衬底上形成栅极结构后的基体剖面结构示意图；
[0027]图8示出了在图7所示栅极结构的两侧侧壁上形成第一侧壁层后的基体剖面结构示意图；
[0028]图9示出了对位于图8所示的栅极结构的两侧的衬底进行低能离子注入和第一次退火处理以形成源漏区后的基体剖面结构示意图；
[0029]图10示出了去除图9所示的第一侧壁层后的基体剖面结构示意图；
[0030]图11示出了对位于图10所示的栅极结构的两侧的衬底进行浅掺杂离子注入和进行第二次退火处理以形成LDD区在图10所示的栅极结构两侧的衬底中形成LDD区后的基体剖面结构示意图；
[0031]图12示出了形成覆盖图11所示的栅极结构的两侧侧壁的第二侧壁层后的基体剖面结构示意图；
[0032]图13示出了形成与图12所示的多晶硅栅极、源漏区相接触的硅化物层后的基体剖面结构示意图；
[0033]图14示出了形成覆盖图12所示的衬底、栅极结构和第二侧壁层的层间介质层，以及形成贯穿层间介质层且与源漏区相接触的接触孔，并在接触孔中形成导电插塞后的基体剖面结构示意图；
[0034]图15示出了形成覆盖图11所示的衬底与栅极结构的层间介质层后的基体剖面结构示意图；
[0035]图16示出了形成贯穿图15所示的层间介质层并与源漏区相接触的接触孔后的基体剖面结构示意图；以及
[0036]图17示出了在图16所示的接触孔中依次形成硅化物层和导电插塞后的基体剖面结构示意图。【具体实施方式】
[0037]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0038]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0039]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、 “在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方” 和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
[0040]正如【背景技术】中所介绍的，现有M0S晶体管的制作方法中的源漏注入和热处理位于LDD注入之后，使得源漏注入和热处理过程中的热预算会作用于LDD区，从而无法在衬底中形成有效超浅结。同时，由于所采用源漏注入的离子注入能量较高，导致部分注入离子会穿透多晶硅栅结构进入导电沟道，从而在导电沟道中形成散点。本申请的发明人针对上述问题进行研究，提出了一种M0S晶体管的制作方法。如图6所示，该制作方法包括:在衬底上形成栅极结构，且在栅极结构的两侧侧壁上形成第一侧壁层；对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理，以形成源漏区；去除第一侧壁层，且以及对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入以及第二次退火处理，以形成LDD区。
[0041]上述制作方法通过对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理以形成源漏区，再对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入处理形成 LDD区，使得源漏注入的热预算不会作用于LDD区，从而在所形成M0S晶体管中形成有效超浅结；同时，由于形成源漏区的工艺为低能离子注入，从而减少了由于注入离子导致的产生于导电沟道中的散点。
[0042]下面将更详细地描述根据本申请提供的M0S晶体管的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0043]图7至图17示出了本申请提供的M0S晶体管的制作方法中，经过各个步骤后得到的基体剖面结构示意图。下面将结合图7至图17,进一步说明本申请所提供的M0S晶体管的制作方法。
[0044]首先，在衬底10上形成栅极结构20,其结构如图7所示，且在栅极结构20的两侧侧壁上形成第一侧壁层30,进而形成如图8所示的基体结构。其中，上述第一侧壁层30可以为氮化物层，进一步地，第一侧壁层30可以为SiN，本领域的技术人员可以根据实际工艺需求选自合适的工艺及其参数；衬底10可以为单晶硅或绝缘体上硅等。上述第一侧壁层30 用于可以遮挡部分杂质离子进入衬底10,从而确定源漏区40在衬底10中的位置。
[0045]形成该栅极结构20的方法有很多种，在一种优选的实施方式中，形成栅极结构20 的步骤包括:在衬底10上依次形成栅氧化物层和多晶硅栅极21 ;在多晶硅栅极21和栅氧化物层的两侧侧壁上形成偏移间隙壁22。需要注意的是，图7中并没有标出栅氧化物层，下图8至17同样没有标出栅氧化物层。
[0046]上述栅氧化物层可以为S1jl等，形成栅氧化物层的工艺可以为化学气相沉积或热氧化工艺等。优选地，偏移间隙壁22为氧化物层，进一步地，偏移间隙壁22为S1jl， 形成偏移间隙壁22的工艺可以为化学气相沉积等。上述工艺为本领域现有技术，在此不再赘述。
[0047]随后，在完成在衬底10上形成栅极结构20的步骤之后，对位于栅极结构20两侧的衬底10进行低能离子注入以及第一次退火处理，以形成源漏区40,进而形成如图9所示的基体结构。在该步骤中，由于采用了低能离子注入，从而减少了由于注入离子穿透栅极结构20进入导电沟道产生的散点。
[0048]在本申请的一种可选实施方案中，采用低能离子注入以及退火工艺制备源漏区 40,其工艺条件为:注入离子的能量范围为0.1?5KeV，注入离子的剂量范围为5E15? 2E17atoms/cm2;退火温度为500?1400°C，退火时间为1?600s，上述离子注入的离子可以为P型离子或N型离子。
[0049]完成对位于栅极结构20两侧的衬底10进行低能离子注入以及第一次退火处理， 形成源漏区40的步骤之后，去除第一侧壁层30,进而形成如图10所示的基体结构，且对位于栅极结构20两侧的衬底10进一步进行浅掺杂离子注入以及第二次退火处理，以形成LDD 区50,进而形成如图11所示的基体结构。其中，LDD区50能够大大减小器件的源漏端电场，从而减少了器件中的漏电流。
[0050]上述低能离子注入以及退火工艺的工艺条件可以根据实际工艺需求进行设定，在一种优选的实施方式中，其工艺条件为:注入离子的能量范围为〇.1?30KeV，注入离子的剂量范围为1E13?lE16atoms/cm2;退火温度为500?1400°C，退火时间为1?600s，上述离子注入的离子可以为P型离子或N型离子。
[0051]上述优选实施方式中，LDD区50可以为N型轻掺杂区，同时源漏区40为N型重掺杂区，衬底10为P型硅，组成的M0S晶体管为NM0S晶体管。当然，LDD区50的掺杂类型并不仅限于上述优选实施方式。例如，LDD区50还可以为P型轻掺杂区，同时，源漏区40为P 型重掺杂区，衬底10为N型硅，组成的M0S晶体管为PM0S晶体管。
[0052]在对位于栅极结构20两侧的衬底10进一步进行浅掺杂离子注入处理，形成LDD 区50的步骤之后，还可以形成与源漏区40相接触的硅化物层70,以及与硅化物层70相接触的导电插塞90。通过上述优选实施方式，进一步制备结构完善的M0S晶体管。
[0053]上述优选实施方式中，形成硅化物层70和导电插塞90的步骤可以包括:形成覆盖栅极结构20两侧侧壁的第二侧壁层60,其结构如图12所示；形成与多晶硅栅极21、源漏区 40相接触的硅化物层70,其结构如图13所示；形成覆盖衬底10、栅极结构20和第二侧壁层60的层间介质层80 ;形成贯穿层间介质层80且与源漏区40相接触的接触孔，并在接触孔中形成导电插塞90,进而形成如图14所示的基体结构。其中，上述层间介质层80可以为SiN、S1N、Si02中的任一种或多种。上述第二侧壁层60可以用于遮挡部分注入离子进入衬底10,从而确定源漏区40在衬底10中的位置。上述第二侧壁层60可以为SiN层等， 本领域的技术人员可以根据实际工艺需求选自形成层间介质层80和第二侧壁层60的工艺及其参数。
[0054]需要注意的是，形成上述硅化物层70和导电插塞90的方法并不仅限于上述优选实施方式。例如，还可以采用以下方法:形成覆盖衬底10与栅极结构20的层间介质层80， 其结构如图15所示；形成贯穿层间介质层80并与源漏区40相接触的接触孔，其结构如图 16所示；在接触孔中依次形成硅化物层70和导电插塞90,进而形成如图17所示的基体结构。
[0055]本申请还提供了一种M0S晶体管。如图14和图17所示，该M0S晶体管由本申请上述的制作方法制作而成。本申请提供的M0S晶体管由于具有有效的超浅结，从而能够获得较小的源漏寄生电容。
[0056]具体地，图14所示的M0S晶体管包括衬底10,形成于衬底10上的栅极结构20,依次形成于栅极结构两侧衬底10中的源漏区40和LDD区50,覆盖于栅极结构20两侧侧壁的第二侧壁层60,与多晶硅栅极21和源漏区40相接触的硅化物层70,覆盖衬底10、栅极结构 20和第二侧壁层60的层间介质层80、贯穿层间介质层80且与源漏区40相接触的接触孔和形成于接触孔中的导电插塞90。
[0057]具体地，图17所示的M0S晶体管包括衬底10,形成于衬底10上的栅极结构20,依次形成于栅极结构两侧衬底10中的源漏区40和LDD区50,覆盖衬底10和栅极结构20的层间介质层80、贯穿层间介质层80并与源漏区40相接触的接触孔、和依次形成于接触孔中的硅化物层70和导电插塞90。
[0058]从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果:
[0059](1)本申请通过对位于栅极结构两侧的衬底进行低能离子注入以及第一次退火处理以形成源漏区，再对位于栅极结构两侧的衬底进一步进行浅掺杂离子注入处理形成LDD 区，使得源漏注入的热预算不会作用于LDD区，从而在所形成M0S晶体管中形成有效超浅结。
[0060](2)由于形成源漏区的工艺为低能离子注入，从而减少了由于注入离子穿透栅极结构进入导电沟道产生的散点。
[0061]以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、 等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种MOS晶体管的制作方法，其特征在于，所述制作方法包括以下步骤:在衬底上形成栅极结构，且在所述栅极结构的两侧侧壁上形成第一侧壁层；对位于所述栅极结构两侧的所述衬底进行低能离子注入以及第一次退火处理，以形成 源漏区；以及去除所述第一侧壁层，且对位于所述栅极结构两侧的所述衬底进一步进行浅掺杂离子 注入以及第二次退火处理，以形成LDD区。2.根据权利要求1所述的制作方法，其特征在于，形成所述栅极结构的步骤包括:在所述衬底上依次形成栅氧化物层和多晶硅栅极；在所述多晶硅栅极和所述栅氧化物层的两侧侧壁上形成偏移间隙壁。3.根据权利要求1或2所述的制作方法，其特征在于，所述低能离子注入的步骤中，注 入离子的能量范围为〇.1?5KeV，注入离子的剂量范围为5E15?2E17atoms/cm2。4.根据权利要求1或2所述的制作方法，其特征在于，所述第一次退火处理的步骤中， 退火温度为500?1400°C，退火时间为1?600s。5.根据权利要求1或2所述的制作方法，其特征在于，在所述浅掺杂离子注入的步骤 中，注入离子的能量范围为〇.1?30KeV，注入离子的剂量范围为1E13?lE16atoms/cm2。6.根据权利要求1或2所述的制作方法，其特征在于，所述第二次退火处理的步骤中， 退火温度为500?1400°C，退火时间为1?600s。7.根据权利要求2所述的制作方法，其特征在于，所述偏移间隙壁为氧化物层，且所述 第一侧壁层为氮化物层。8.根据权利要求1或2所述的制作方法，其特征在于，所述制作方法还包括形成与所述 源漏区相接触的硅化物层，以及与所述硅化物层相接触的导电插塞的步骤。9.根据权利要求8所述的制作方法，其特征在于，形成所述硅化物层和所述导电插塞 的步骤包括:形成覆盖所述栅极结构两侧侧壁的第二侧壁层；形成与所述多晶硅栅极、所述源漏区相接触的所述硅化物层；形成覆盖所述衬底、所述栅极结构和所述第二侧壁层的层间介质层；以及 形成贯穿所述层间介质层且与所述源漏区相接触的接触孔，并在所述接触孔中形成所 述导电插塞。10.根据权利要求8所述的制作方法，其特征在于，形成所述硅化物层和所述导电插塞 的步骤包括:形成覆盖所述衬底与所述栅极结构的层间介质层；形成贯穿所述层间介质层并与所述源漏区相接触的接触孔；以及 在所述接触孔中依次形成所述硅化物层和所述导电插塞。11.根据权利要求1或2所述的制作方法，其特征在于，所述M0S晶体管为NM0S晶体管，其中，所述衬底为P型硅，所述源漏区为N型重掺杂区， 所述LDD区为N型轻掺杂区；或者所述M0S晶体管为PM0S晶体管，其中，所述衬底为N型硅，所述源漏区为P型重掺杂区， 所述LDD区为P型轻掺杂区。12.—种M0S晶体管，其特征在于，所述M0S晶体管由权利要求1至11中任一项所述的制作方法制作而成。
【文档编号】H01L29/78GK105990142SQ201510056720
【公开日】2016年10月5日
【申请日】2015年2月3日
【发明人】王文博
【申请人】中芯国际集成电路制造(上海)有限公司