芯片封装基板、芯片封装结构及其制作方法
【专利摘要】一种芯片封装结构，其包括一导电线路层、多个导电柱、一封胶体、多个阻挡块、多个导电凸块及至少一芯片。该导电线路层包括多条导电线路，该阻挡块及该导电柱形成在该导电线路的两相背的表面上且均与该导电线路一一对应且电连接，该封胶体包覆多条该导电线路及多个该导电柱，该封胶体与该导电线路及该导电柱的外露表面共平面，该导电凸块形成在该阻挡块的远离该导电线路的表面上；该芯片焊接在该导电凸块的远离该阻挡块的表面上。另外，本发明还涉及一种芯片封装基板及一种芯片封装结构的制作方法。
【专利说明】
芯片封装基板、芯片封装结构及其制作方法
技术领域
[0001] 本发明涉及电路板制作领域，尤其涉及一种利于线路密集化的芯片封装结构、制 作方法及芯片封装基板。
【背景技术】
[0002] 芯片封装基板可为芯片提供电连接、保护、支撑、散热、组装等功效，以实现多引脚 化，缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。芯片封装 基板的导电线路上形成有利于与芯片电连接的导电凸块。目前，该导电凸块常为蕈状且具 有外扩之顶部，不利于密集化线路设计，易发生焊料桥接现象。另外，该导电凸块常以电镀 方式形成，难以管控均匀性，导电凸块顶部共面性较差，影响覆晶可靠度与良率。
【发明内容】
[0003] 有鉴于此，本发明提供一种能够解决上述问题的芯片封装基板、芯片封装结构及 其制作方法。
[0004] -种芯片封装结构的制作方法，其步骤包括：提供一基板，该基板包括一承载板及 形成在该承载板上的至少一铜箱层，在该铜箱层远离该承载板的表面上形成有一阻挡层； 在该阻挡层的表面上形成多条导电线路及与该导电线路一一对应且电连接的导电柱；在该 导电线路及该导电柱的间隙形成一封胶体，使得该封胶体的两相对的表面分别与该导电线 路及该导电柱的外露表面共平面；去除该承载板，从而得到至少一芯片封装基板中间体； 该芯片封装基板中间体包括一铜箱层、一阻挡层、一封胶体、多条导电线路及多个导电柱； 蚀刻掉部分该铜箱层及部分该阻挡层，形成与该导电线路一一对应且电连接的阻挡块及与 该阻挡块一一对应且电连接的导电凸块，从而得到芯片封装基板；提供一芯片；将该芯片 焊接到该芯片封装基板的该导电凸块上，从而得到芯片封装结构。
[0005] -种芯片封装结构，其包括一导电线路层、多个导电柱、一封胶体、多个阻挡块、多 个导电凸块及至少一芯片。该导电线路层包括多条导电线路，该阻挡块及该导电柱形成在 该导电线路的两相背的表面上且均与该导电线路一一对应且电连接，该封胶体包覆多条该 导电线路及多个该导电柱，该封胶体与该导电线路及该导电柱的外露表面共平面，该导电 凸块形成在该阻挡块的远离该导电线路的的表面上；该芯片焊接在该导电凸块的远离该阻 挡块的表面上。
[0006] -种芯片封装基板，其包括一导电线路层、多个导电柱、一封胶体、多个阻挡块及 多个导电凸块；该导电线路层包括多条导电线路，该阻挡块及该导电柱形成在该导电线路 的两相背的表面上且均与该导电线路一一对应且电连接，该封胶体包覆多条该导电线路及 多个该导电柱，该封胶体与该导电线路及该导电柱的外露表面共平面，该导电凸块形成在 该阻挡块的远离该导电线路的的表面上。
[0007] 本发明提供的芯片封装结构、制作方法及芯片封装基板形成了类梯形的导电凸 块，减少了焊料桥接现象，有利于导电线路密集化设计。另外，该导电凸块是通过蚀刻方法 形成，提高了导电凸块的顶部共面性，进而提高了覆晶可靠度及良率。
【附图说明】
[0008] 图1是本发明实施例提供的一基板的剖视图。
[0009] 图2是在图1所示的基板的表面上形成阻挡层后的剖视图。
[0010] 图3是在图2所示的阻挡层的基础上形成第一光致抗蚀剂层后的剖视图。
[0011] 图4是在图3所示的第一光致抗蚀剂层的基础上形成第一导电线路层后的剖视 图。
[0012] 图5是在图4所示的第一线路层基础上形成第二光致抗蚀剂层后的剖视图。
[0013] 图6是在图5所示的第二光致抗蚀剂层的基础上形成多个导电柱后的剖视图。
[0014] 图7是去除图6中的第一光致抗蚀剂层及第二光致抗蚀剂层，形成第一芯片封装 基板中间体后的剖视图。
[0015] 图8是在图7所示的第一导电线路层及导电柱的缝隙间形成封胶体后的剖视图。
[0016] 图9是将图8中的承载板及离型层分离去除得到两个第二芯片封装基板中间体后 的剖视图。
[0017] 图10是在图9中的芯片封装基板中间体的基础上形成导电凸块后的剖视图。
[0018] 图11是在图10所示的导电凸块的基础上形成阻挡块，从而得到芯片封装基板后 的剖视图。
[0019] 图12是本发明实施例提供的一芯片的剖视图。
[0020] 图13是将图12中的芯片焊接在图11所示的芯片封装基板的导电凸块表面后的 剖视图。
[0021] 图14是在芯片及芯片封装基板之间填充底胶后的剖视图。
[0022] 图15是在图14所示的导电柱的外露表面形成第二焊球后的剖视图。
[0023] 主要元件符号说明
如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0024] 下面结合图1~图15及实施例对本发明提供的一种芯片封装结构、制作方法及芯 片封装基板作进一步的说明。
[0025] -种芯片封装结构的制作方法，其包括如下步骤： 第一步，请参阅图1，提供一基板10。
[0026] 该基板10呈平板状，该基板10包括一承载板11、两离型层12及两铜箱层13。两 个该离型层12形成在该承载板11的相背的两表面上，两个该铜箱层13分别形成在两个该 离型层12的远离该承载板11的表面上。
[0027] 该承载板11可以是树脂板、陶瓷板、金属板等硬性支撑材料。该离型层12可以是 离型膜、金属箱/板等。
[0028] 在本实施例中，两个该铜箱层13通过离型膜粘结在该承载板11上。
[0029] 在其他实施例中，也可以通过胶水将该两个铜箱层13的边缘粘结于该承载板11 上，需要取出该承载板11时裁切去除该铜箱层13与该承载板11粘结的部分，从而将该铜 箱层13与该承载板11分离。
[0030] 第二步，请参阅图2,在两侧的该铜箱层13的表面分别形成一厚度比较薄的阻挡 层14。
[0031] 优选的，该阻挡层14可以是直接贴合在该铜箱层13的表面上，也可以用其他如电 镀方式形成。
[0032] 该阻挡层14可以为除铜以外的镍、锡等金属，用于保护导电线路使之在后续制程 中不受影响。
[0033] 第三步，请参阅图3~图4,在两侧的该阻挡层14的远离该铜箱层13的表面上形 成导电线路层16。
[0034] 该导电线路层16包括多条导电线路161，每条该导电线路161包括一第一表面 1611及一与该第一表面1611相背的第二表面1612,该第一表面1611与该阻挡层14的远 离该铜箱层13的面相贴合。具体地，首先，请参阅图3,在两侧的该阻挡层14的远离该铜箱 层13的表面上形成图案化的第一光致抗蚀剂层15,使部分该阻挡层14从图案化的该第一 光致抗蚀剂层15中暴露出来；之后，请参阅图4,电镀，从而在从图案化的该第一光致抗蚀 剂层15中暴露出来的该阻挡层14的表面，也即图案化的该第一光致抗蚀剂层15的间隙， 形成该导电线路层16,该第一光致抗蚀剂层15与该导电线路层16共平面。
[0035] 第四步，请参阅图5~图7,在两侧的该导电线路层16的每条该导电线路161的部 分该第二表面1612上形成多个导电柱18,从而得到第一芯片封装基板中间体110。
[0036] 每个该导电柱18包括一远离每条该导电线路161的第三表面181。在本实施例 中，该导电柱18大致呈圆柱状，该导电柱18形成在该第二表面1612上，与多条该导电线路 161 一一对应且电连接。具体地，首先，请参阅图5,在部分该第二表面1612及部分该第一 光致抗蚀剂层15表面形成图案化的第二光致抗蚀剂层17,使部分该导电线路161从该第二 光致抗蚀剂层17中裸露出来；之后，请参阅图6,电镀，从而在从图案化的该第二光致抗蚀 剂层17中裸露出来的多条导电线路161的表面，也即图案化的该第二光致抗蚀剂层17的 间隙，形成导电柱18。最后，去除图案化的该第一光致抗蚀剂层15及该第二光致抗蚀剂层 17,形成第一芯片封装基板中间体110。
[0037] 第五步，请参阅图8,在该第一芯片封装基板中间体110的两侧形成封胶体19,使 得该封胶体19包覆该导电线路层16及多个该导电柱18。
[0038] 在本实施例中，通过注塑成型的方式形成封胶体19。该封胶体19包括两相背的 第四表面191及第五表面192,该第四表面191与该第一表面1611共平面，该第五表面192 与该第三表面181共平面。
[0039] 具体地，首先提供一模具（图未示)，该磨具包括一模穴及一注胶通道，将该第一芯 片封装基板中间体110收容于该模穴内；然后，通过该注胶通道向该模穴内注入胶体，使胶 体填充多条该导电线路161及多个该导电柱18之间的间隙，使得该封胶体19包覆多条该 导电线路161及多个该导电柱18 ;接着，固化该胶体，从而形成该封胶体19 ;之后，将形成 有该封胶体19的该第一芯片封装基板中间体110从该模穴中取出来。
[0040] 在本实施例中，控制注入的胶体的量使该第三表面181与该第五表面192相齐平。
[0041] 在其他实施例中，也可以注入过量的胶体以使胶体覆盖住该导电柱18的该第三 表面181，成型之后，再通过研磨的方式使该第三表面181与该第五表面192共平面。
[0042] 第六步，请参阅图9,将该承载板11及该离型层12分离去除，从而得到两个第二芯 片封装基板中间体120。
[0043] 在本实施例中，加热使该离型层12失去粘性，从而将该承载板11及两个该离型层 12分离去除。
[0044] 第七步，请参阅图10~图11，去除部分该铜箱层13及部分的（从图上看只是部分） 该阻挡层14,形成多个导电凸块20及多个阻挡块30,从而得到芯片封装基板130。
[0045] 具体地，首先，请参阅图10,通过曝光、显影、蚀刻制程去除部分该铜箱层13,得到 多个该导电凸块20。然后，请参阅图11，配置合适的蚀刻液（图未示)，曝光、显影、蚀刻制程 去除多余的阻挡层14,形成与该导电凸块20相对应的阻挡块30,从而得到芯片封装基板 130〇
[0046] 由于该阻挡层14的材质优选为镍和锡等金属，并非是铜，故，在蚀刻形成该导电 凸块20的过程中，该阻挡层14并未被去除，避免了形成该导电凸块20的蚀刻制程对多条 该导电线路161的破坏。
[0047] 该芯片封装基板130包括一导电线路层16、多个导电柱18、一封胶体19、多个阻挡 块30及多个导电凸块20。该导电线路层16包括多条导电线路161，每条该导电线路161包 括两相背的第一表面1611及第二表面1612。每个该阻挡块30形成在每条该导电线路161 的该第一表面1611上，每个该导电柱18形成在每条该导电线路161的该第二表面1612上。 该封胶体19包覆多条该导电线路161及多个该导电柱18,该封胶体19包括两个相背的第 四表面191及第五表面192,该第四表面191与该第一表面1611共平面，该第五表面192与 该第三表面181共平面。该导电凸块20形成在该阻挡块30的远离该第一表面1611的表 面上，该导电凸块20的垂直于该导电线路层16的截面大致呈梯形，且该导电凸块的宽度小 于该导电柱的宽度。该导电凸块20包括一第六表面21，该第六表面21平行于该第一表面 1611且远尚该第一表面1611。
[0048] 第八步，请参阅图12,提供一芯片140。
[0049] 该芯片140包括两个相背的第七表面141、第八表面142及多个焊垫143。多个该 焊垫143形成在该第八表面142上，多个该焊垫143与多个该导电凸块20 -一对应。
[0050] 第九步，请参阅图13~图15,将该芯片140焊接在该导电凸块20上，并在该导电 柱18上形成焊球，从而得到芯片封装结构100。
[0051] 在本实施例中，具体地，首先，请参阅图13,将该芯片140的该焊垫143通过焊料 40焊接在该导电凸块20的该第六表面21上；然后，请参阅图14,在该芯片140与该芯片 封装基板130的该第四表面191及该第一表面1611之间填充底胶，形成底胶层50,该底胶 层50包覆部分该芯片140、该焊垫143、该焊料40、该阻挡块30、该导电凸块20及第一表面 1611 ;之后，请参阅图15,在该第三表面181上形成多个与该导电柱18 -一对应且电连接 的焊球60,用于电连接外部电子元件（图未示)，从而得到该芯片封装结构100。
[0052] 在本发明中，极少部分该导电线路161裸露在外，发生氧化的可能性很小，且底部 填充胶的价格比较昂贵，故，在其他实施例中，还可以根据实际需要省略形成底胶层50的 步骤。
[0053] 综上所述，该芯片封装结构100包括一导电线路层16、多个导电柱18、一封胶体 19、多个阻挡块30、多个导电凸块20、芯片140及多个焊球60。
[0054] 该导电线路层16包括多条导电线路161，每条该导电线路161包括两相背的第一 表面1611及第二表面1612。每个该阻挡块30形成在每条该导电线路161的该第一表面 1611上，每个该导电柱18形成在每条该导电线路161的该第二表面1612上。
[0055] 该封胶体19包覆多条该导电线路161及多个该导电柱18,该封胶体19包括两个 相背的第四表面191及第五表面192,该第四表面191与该第一表面1611共平面，该第五表 面192与该第三表面181共平面。
[0056] 该导电凸块20形成在该阻挡块30的远离该第一表面1611的表面上，该导电凸块 20的垂直于该导电线路层16的截面大致呈梯形，且该导电凸块的宽度小于该导电柱的宽 度。该导电凸块20包括一第六表面21，该第六表面21平行于该第一表面1611且远离该第 一表面1611。
[0057] 该芯片140包括两个相背的第七表面141、第八表面142及多个焊垫143。多个该 焊垫143形成在该第八表面142上，多个该焊垫143与多个该导电凸块20 -一对应，且通 过该焊料40焊接在该导电凸块20的该第六表面21上。
[0058] 多个该焊球60形成在多个该导电柱18的多个该第三表面181上，多个该焊球60 与多个该导电柱18 -一对应且电连接，用于电连接外部电子元件（图未示)。
[0059] 在本实施例中，该芯片封装结构100还包括一底胶层50,该底胶层50包覆部分该 芯片140、该焊垫143、该焊料40、该阻挡块30、该导电凸块20及第一表面1611。在其他实 施例中，还可以不包括该底胶层50。
[0060] 本发明提供的芯片封装结构、制作方法及芯片封装基板通过蚀刻方法形成了类梯 形状的导电凸块，减少了焊料桥接现象，有利于导电线路密集化设计；利用蚀刻方式形成之 凸块共面性较高，不仅提高了覆晶可靠度及良率，还利于电性连接，且能减少焊料用量，易 于控制芯片与基板之间距。此外，本发明提供的芯片封装结构、制作方法及芯片封装基板以 封胶体作为基板主体，包覆导电线路与导电柱，且导电线路与导电柱之外露表面均与封胶 体齐平，使得导电凸块的位置具有更大的选择空间，使得芯片可以与该导电线路直接电连 接而不需要增加连接元件，工艺更加简单。
[0061] 可以理解的是，以上实施例仅用来说明本发明，并非用作对本发明的限定。对于本 领域的普通技术人员来说，根据本发明的技术构思做出的其它各种相应的改变与变形，都 落在本发明权利要求的保护范围之内。
【主权项】
1. 一种芯片封装结构的制作方法，其步骤包括： 提供一基板，该基板包括一承载板及形成在该承载板上的至少一铜箱层，在该铜箱层 远离该承载板的表面上形成有一阻挡层； 在该阻挡层的表面上形成一导电线路层及导电柱，该导电线路层包括多条导电线路， 该导电柱与该导电线路一一对应且电连接； 在该导电线路及该导电柱的间隙形成一封胶体，使得该封胶体的两相对的表面分别与 该导电线路及该导电柱的外露表面共平面； 去除该承载板； 蚀刻掉部分该铜箱层及部分该阻挡层，形成与该导电线路一一对应且电连接的阻挡块 及与该阻挡块一一对应且电连接的导电凸块，从而得到芯片封装基板； 提供一芯片； 将该芯片焊接到该芯片封装基板的该导电凸块上，从而得到芯片封装结构。2. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，该基板还包括形成在 该承载板与该铜箱层之间的离型层，该铜箱层通过离型层粘结在该承载板上，在去除该承 载板时，一并去除该离型层。3. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，该阻挡层为除铜以外 的导电金属。4. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，形成该导电线路层及 该导电柱的步骤包括： 在两侧的该阻挡层的远离该铜箱层的表面上形成图案化的第一光致抗蚀剂层，使部分 该铜箱层从图案化的该第一光致抗蚀剂层中暴露出来； 电镀，从而在图案化的该第一光致抗蚀剂层的间隙形成多条该导电线路，该第一光致 抗蚀剂层与多条该导电线路共平面； 在部分该导电线路及部分该第一光致抗蚀剂层的表面形成图案化的第二光致抗蚀剂 层，使部分该导电线路从该第二光致抗蚀剂层中裸露出来； 电镀，从而在图案化的该第二光致抗蚀剂层的间隙形成导电柱； 去除图案化的该第一光致抗蚀剂层及该第二光致抗蚀剂层。5. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，该封胶体是通过注塑 成型的方式形成的。6. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，通过曝光、显影、蚀刻 制程去除部分该铜箱层，得到多个该导电凸块；通过曝光、显影、蚀刻制程去除多余的阻挡 层，形成与该导电凸块相对应的阻挡块，从而得到芯片封装基板。7. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，其步骤还包括在该第 三表面上形成多个与该导电柱一一对应且电连接的焊球。8. 如权利要求1所示的芯片封装结构的制作方法，其特征在于，其步骤还包括在该芯 片与该芯片封装基板的相对的两个面之间填充底胶，形成底胶层。9. 一种芯片封装结构，其包括一导电线路层、多个导电柱、一封胶体、多个阻挡块、多个 导电凸块及至少一芯片；该导电线路层包括多条导电线路，该阻挡块及该导电柱形成在该 导电线路的两相背的表面上且均与该导电线路一一对应且电连接，该封胶体包覆多条该导 电线路及多个该导电柱，该封胶体与该导电线路及该导电柱的外露表面共平面，该导电凸 块形成在该阻挡块的远离该导电线路的的表面上；该芯片焊接在该导电凸块的远离该阻挡 块的表面上。10. 如权利要求9所示的芯片封装结构，其特征在于，每条该导电线路包括两相背的第 一表面及第二表面，每个该阻挡块形成在每条该导电线路的该第一表面上，每个该导电柱 形成在每条该导电线路的该第二表面上。11. 如权利要求9所示的芯片封装结构，其特征在于，该导电凸块大致呈梯形，其包括 一平行于该第一表面且远离该第一表面的第六表面，该导电凸块的宽度小于该导电柱的宽 度。12. 如权利要求11所示的芯片封装结构，其特征在于，该芯片包括两个相背的第七表 面、第八表面及多个焊垫，多个该焊垫形成在该第八表面上，多个该焊垫与多个该导电凸块 一一对应，且通过焊料焊接在该导电凸块的该第六表面上。13. 如权利要求9所示的芯片封装结构，其特征在于，该芯片封装结构还包括多个形成 在多个该导电柱的远离该导电线路的表面上的焊球，多个该焊球与多个该导电柱一一对应 且电连接，用于电连接外部电子元件。14. 如权利要求9所示的芯片封装结构，其特征在于，该阻挡块的材质优选为镍和锡等 不与形成该导电线路层时的蚀刻液反应的金属。15. 如权利要求12所示的芯片封装结构，其特征在于，该芯片封装结构还包括一底胶 层，该底胶层包覆部分该芯片、该焊料、该阻挡块及该导电凸块。16. -种芯片封装基板，其包括一导电线路层、多个导电柱、一封胶体、多个阻挡块及多 个导电凸块；该导电线路层包括多条导电线路，该阻挡块及该导电柱形成在该导电线路的 两相背的表面上且均与该导电线路一一对应且电连接，该封胶体包覆多条该导电线路及多 个该导电柱，该封胶体与多条该导电线路及多个该导电柱的外露表面共平面，该导电凸块 形成在该阻挡块的远离该导电线路的的表面上。17. 如权利要求16所示的芯片封装结构，其特征在于，每条该导电线路包括两相背的 第一表面及第二表面，每个该阻挡块形成在每条该导电线路的该第一表面上，每个该导电 柱形成在每条该导电线路的该第二表面上。18. 如权利要求16所示的芯片封装结构，其特征在于，该导电凸块的垂直于该导电线 路层的截面大致呈梯形，且其宽度小于该导电柱的宽度。19. 如权利要求16所示的芯片封装基板，其特征在于，该阻挡块的材质为镍和锡等不 与形成该导电线路层时的蚀刻液反应的金属。
【文档编号】H01L21/56GK105990155SQ201510073221
【公开日】2016年10月5日
【申请日】2015年2月12日
【发明人】苏威硕
【申请人】宏启胜精密电子(秦皇岛)有限公司, 臻鼎科技股份有限公司