存储器结构及其制造方法
【专利摘要】本发明公开了在此提供一种存储器结构及其制造方法。这种存储器结构包括一基板、多个叠层、多个存储器层、一导电材料及多个导线。叠层位于基板上。叠层通过多个沟槽彼此分离。叠层分别包括交替堆栈的多个导电串线及多个绝缘串线。存储器层分别共形覆盖叠层。导电材料位于沟槽中及叠层上。在沟槽中的导电材料在这些沟槽各者中形成一或多个孔洞。导线位于导电材料上。导线分别包括一第一部分及一第二部分，第一部分及第二部分彼此连接，第一部分沿着垂直于叠层的延伸方向的方向延伸，第二部分沿着叠层的延伸方向延伸。
【专利说明】
存储器结构及其制造方法
技术领域
[0001]本发明是关于一种半导体结构及其制造方法，特别是关于一种存储器结构及其制造方法。
【背景技术】
[0002]存储器一般包括阵列区(array reg1n)及周边区(periphery reg1n)。位在阵列区的存储单元是由导线(例如位线及字线)所控制。这些导线从阵列区延伸到周边区，并在周边区连接译码器。在阵列区中，导线可以在规则的环境下形成。然而，在例如接近边界的区域，导线必须在较为复杂的环境下形成。这种复杂的环境可能导致较高的故障率。举例来说，在典型的三维垂直栅极NAND存储器中，字线的扇出(fan-out)部分是形成在位线的叠层外侧。也就是说，字线是以跨过位线边界的方式制造。因此，基于在位线边界区的光学或刻蚀行为的不可预期性，桥接(bridge)可能会发生于字线之间。
【发明内容】
[0003]在本发明中，提供一种改良的存储器结构。位于叠层之上的导线其扇出部分是建造在一个虚拟阵列区，亦即，建造在虚拟叠层上。如此一来，导线整体皆在相对规则的区域中形成，能够降低故障率。
[0004]根据一些实施例，提供一种存储器结构的制造方法。这种制造方法包括下列步骤。首先，在一基板上形成多个叠层。这些叠层通过多个沟槽彼此分离。叠层分别包括交替堆栈的多个导电串线及多个绝缘串线。形成分别共形覆盖这些叠层的多个存储器层。在沟槽中及叠层上形成一导电材料。该导电材料具有一顶部部分。在这些沟槽各者中的导电材料中形成一或多个孔洞。在导电材料的顶部部分定义分别用于形成多个导线的多个预定区。预定区分别包括一第一预定区及一第二预定区，第一预定区及第二预定区彼此连接，第一预定区沿着垂直于叠层的一延伸方向的一方向延伸，该第二预定区沿着叠层的该延伸方向延伸。接着，移除导电材料的顶部部分的未形成在预定区中的部分。在留在预定区中的导电材料的顶部部分上形成导线。
[0005]根据一些实施例，提供一种存储器结构。这种存储器结构包括一基板、多个叠层、多个存储器层、一导电材料及多个导线。叠层位于基板上。叠层通过多个沟槽彼此分离。叠层分别包括交替堆栈的多个导电串线及多个绝缘串线。存储器层分别共形覆盖这些叠层。导电材料位于沟槽中及叠层上。在沟槽中的导电材料在这些沟槽各者中形成一或多个孔洞。导线位于导电材料上。导线分别包括一第一部分及一第二部分，第一部分及第二部分彼此连接，第一部分沿着垂直于叠层的一延伸方向的一方向延伸，第二部分沿着叠层的该延伸方向延伸。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A?图1C绘示根据一实施例的存储器结构制造方法的概念。
[0008]图2A?图2B绘示根据一实施例的存储器结构制造方法的概念。
[0009]图3A?图3C绘示根据一实施例的存储器结构制造方法的概念。
[0010]图4A?图4C绘示根据一实施例的存储器结构制造方法的概念。
[0011]图5A?图12B绘示根据一示例性的实施例的存储器结构制造方法。
[0012]【符号说明】
[0013]104:叠层
[0014]114:导电材料
[0015]122:预定区
[0016]1221:第一预定区
[0017]1222:第二预定区
[0018]204:叠层
[0019]214:导电材料
[0020]222:预定区
[0021]2221:第一预定区
[0022]2222:第二预定区
[0023]304:叠层
[0024]314:导电材料
[0025]318:切割沟道
[0026]322:预定区
[0027]3221:第一预定区
[0028]3222:第二预定区
[0029]322A:延伸部分
[0030]404:叠层
[0031]414:导电材料
[0032]418:切割沟道
[0033]422:预定区
[0034]4221:第一预定区
[0035]4222:第二预定区
[0036]422A:延伸部分
[0037]422B:延伸部分
[0038]500:基板
[0039]502:埋层
[0040]504:叠层
[0041]506:导电串线
[0042]508:绝缘串线
[0043]510:氧化物层
[0044]512:存储器层
[0045]514:导电材料
[0046]514A:顶部部分
[0047]516:绝缘材料
[0048]518:切割沟道
[0049]520:移除沟道
[0050]522:预定区
[0051]5221:第一预定区
[0052]5222:第二预定区
[0053]524:导线
[0054]5241:第一部分
[0055]5242:第二部分
[0056]H:孔洞
[0057]T:沟槽
【具体实施方式】
[0058]以下将提供一种存储器结构的制造方法。首先，在一基板上形成多个叠层。这些叠层通过多个沟槽彼此分离。叠层分别包括交替堆栈的多个导电串线及多个绝缘串线。接着，形成分别共形覆盖这些叠层的多个存储器层。接下来，在沟槽中及叠层上形成一导电材料。该导电材料具有位置比叠层高的一顶部部分。在这些沟槽各者中的导电材料中形成一或多个孔洞。可以将一绝缘材料填入这些沟槽各者中的一或多个孔洞中。请参照图1A，图中示出叠层104、导电材料114及孔洞H。在这个实施例中，这些沟槽各者中的一或多个孔洞H是排列成矩阵状。
[0059]接着，请参照图1B，在导电材料114的顶部部分定义分别用于形成多个导线的多个预定区122。预定区122分别包括一第一预定区1221及一第二预定区1222，第一预定区1221及第二预定区1222彼此连接。第一预定区1221沿着垂直于叠层104的延伸方向的方向延伸，第二预定区1222沿着叠层104的延伸方向延伸。在这个实施例中，第一预定区1221及第二预定区1222的长度是逐渐增加。
[0060]之后，可以移除导电材料的顶部部分的未形成在预定区中的部分。接着，在留在预定区中的导电材料的顶部部分上形成导线。导线可由硅化物形成。叠层中的导电串线可作为位线，而导线可作为字线。或者，叠层中的导电串线可作为字线，而导线可作为位线。
[0061]由于工艺限制，由根据这个实施例的方法所形成的导线，其连接部分可能为弯曲形状，如图1C所示。只要导线的扇出部分能够正常工作，这种型态并不背离本发明的范围。
[0062]配合图1A?图1C所描述的工艺可以由下列工艺取代。请参照图2A，图中示出叠层204、导电材料214及孔洞H。在这个实施例中，定义用于形成导线的预定区的步骤是在形成一或多个孔洞H的步骤前进行。如此一来，孔洞H可以只形成在导线由一狭小间距(例如只有约30?40纳米)分离开来的位置。因此在这个实施例中，这些沟槽各者中的一或多个孔洞H是排列成三角形。
[0063]接着，请参照图2B，在导电材料214的顶部部分定义分别用于形成多个导线的多个预定区222。预定区222分别包括一第一预定区2221及一第二预定区2222，第一预定区2221及第二预定区2222彼此连接。第一预定区2221沿着垂直于叠层204的延伸方向的方向延伸，第二预定区2222沿着叠层204的延伸方向延伸。在这个实施例中，第一预定区2221及第二预定区2222的长度是逐渐增加。
[0064]由于孔洞并未形成在对应第二预定区2222的位置，由这个实施例所制造出的导线的强度会比由图1A?图1C的实施例所制造出的导线的强度来得高。
[0065]或者，上述的工艺可以由下列工艺取代。请参照图3A，图中示出叠层304、导电材料314及孔洞H。在这个实施例中，孔洞H只形成在导线由一狭小间距分离开来的位置，并排列成三角形。
[0066]接着，请参照图3B，在导电材料314的顶部部分定义分别用于形成多个导线的多个预定区322。预定区322分别包括一第一预定区3221、一第二预定区3222及一延伸部分322A。第一预定区3221及第二预定区3222彼此连接。第一预定区3221沿着垂直于叠层304的延伸方向的方向延伸，第二预定区3222沿着叠层304的延伸方向延伸。预定区322中相邻二者的第一预定区3221是通过预定区322中该相邻二者的其中一者的第二预定区3222的延伸部分322A彼此连接。在这个实施例中，第一预定区3221及第二预定区3222的长度是逐渐增加。
[0067]移除导电材料314的顶部部分的未形成在预定区322的部份的步骤包括一切除步骤及一移除步骤。如图3C所示，切除步骤包括沿着垂直于叠层304的延伸方向的方向移除导电材料314的顶部部分的一部分及叠层304上的存储器层的一部分。图中示出由切除步骤所形成的切割沟道318。在延伸部分322A中的导电材料314的顶部部分是通过切除步骤来移除。移除步骤包括移除导电材料314的顶部部分的其他未形成在预定区322中的部分。
[0068]由于使用了一个额外的切除步骤来移除接近连接部分的延伸部分322A中的导电材料314，所形成的连接部分能够具有更接近直角的形状。因此，相较于由图2A?图2B的实施例所制造出的导线，由这个实施例所制造出的导线会有较高的强度。
[0069]又或者，上述的工艺可以由下列工艺取代。请参照图4A，图中示出叠层404、导电材料414及孔洞H。在这个实施例中，孔洞H只形成在导线由一狭小间距分离开来的位置，并排列成三角形。
[0070]接着，请参照图4B，在导电材料414的顶部部分定义分别用于形成多个导线的多个预定区422。预定区422分别包括一第一预定区4221、一第二预定区4222及多个延伸部分422A、422B。第一预定区4221及第二预定区4222彼此连接。第一预定区4221沿着垂直于叠层404的延伸方向的方向延伸，第二预定区4222沿着叠层404的延伸方向延伸。预定区422中相邻二者的第一预定区4221是通过预定区422中该相邻二者的其中一者的第二预定区4222的延伸部分422A及预定区422中另一者的第二预定区4222的延伸部分422B彼此连接。在这个实施例中，第一预定区4221及第二预定区4222的长度是逐渐增加。
[0071]移除导电材料414的顶部部分的未形成在预定区422的部份的步骤包括一切除步骤及一移除步骤。如图4C所示，切除步骤包括沿着垂直于叠层404的延伸方向的方向移除导电材料414的顶部部分的一部分及叠层404上的存储器层的一部分。图中示出由切除步骤所形成的切割沟道418。在这个实施例中，切割沟道418是在实质上对应于孔洞H的三角形的区域形成。在预定区422中该相邻二者的该其中一者的第二预定区4222的延伸部分422A及预定区422中该另一者的第二预定区4222的延伸部分422B中的导电材料414的顶部部分是通过切除步骤来移除。移除步骤包括移除导电材料414的顶部部分的其他未形成在预定区422中的部分。
[0072]由于预定区422是更对称的设计，移除导电材料414的顶部部分的步骤比起移除导电材料314的顶部部分的步骤更为简单。因此，根据这个实施例，能够再进一步地扩大工艺窗口 (process window)。
[0073]其他的工艺也可用来取代配合图1A?图1C、图2A?图2B、图3A?图3C或图4A?图4C所描述的工艺。举例来说，在一实施例中，孔洞可如图1A?图1C的实施例所示般排列，而预定区可如图3A?图3C的实施例所示般加以定义。在另一实施例中，孔洞可如图1A?图1C的实施例所示般排列，而预定区可如图4A?图4C的实施例所示般加以定义。
[0074]为了能够更进一步地理解存储器结构的制造方法，以下配合图5A?图12C给予一个示例性的实施例。以「B」及「C」所指示的图分别是取自由「A」所指示的图中的1-1’线及2-2’线的剖面图。这个示例性的实施例是关于制造如图4A?图4C所示的存储器结构。
[0075]请参照图5A?图5C，在一基板500上形成多个叠层504。在一实施例中，在基板500上形成一埋层502，而叠层504是形成于埋层502上。埋层502可以由氧化物形成。叠层504通过多个沟槽T彼此分离。叠层504分别包括交替堆栈的多个导电串线506及多个绝缘串线508。导电串线506可以由多晶硅形成，而绝缘串线508可以由氧化物形成。叠层504分别还可包括一氧化物层510，位于导电串线506及绝缘串线508上。
[0076]请参照图6A?图6C，形成分别共形覆盖叠层504的多个存储器层512。存储器层512可为氧化物-氮化物-氧化物(ONO)结构或类似结构。
[0077]请参照图7A?图7C，在沟槽T中及叠层504上形成一导电材料514。导电材料514具有一顶部部分514A。在此，顶部部分514A被定义为导电材料514中位置高于叠层504及叠层504上的存储器层512的部分。导电材料514可为多晶硅。
[0078]请参照图8A?图8C，在沟槽T各者中的导电材料514中形成一或多个孔洞H。定义用于形成导线524 (示于图12A)的预定区522(示于图11A)的步骤可在形成一或多个孔洞H前、后、或在任何适合的时间点进行。或者，可进行数次定义步骤。举例来说，此时可进行定义步骤。如此一来，孔洞H可以只形成在导线524由一狭小间距分离开来的位置。孔洞H可通过光刻及刻蚀工艺来形成。在形成孔洞H的步骤中，可移除在孔洞H中的叠层504侧壁上的存储器层512。
[0079]请参照图9A?图9C，可将一绝缘材料516填入沟槽T各者中的一或多个孔洞H中。绝缘材料516可覆盖导电材料514的顶部部分514A，如图9B及图9C所示。绝缘材料516可为氧化物。
[0080]接着，移除用于形成导线524 (示于图12A)的导电材料514的顶部部分514A的未形成在预定区522 (示于图11A)中的部分。移除导电材料514的顶部部分514A的未形成在预定区522的部分的步骤包括一切除步骤及一移除步骤。
[0081]请参照图1OA?图10C，切除步骤包括沿着垂直于叠层504的延伸方向的方向移除导电材料514的顶部部分514A的一部分及叠层504的存储器层512的一部分。图中示出切割沟道518。在绝缘材料516覆盖导电材料514的顶部部分514A的情况下，也移除切割沟道518中的绝缘材料516。切除步骤可以通过光刻及刻蚀工艺来进行。在这个实施例中，切割沟道518是在实质上对应于孔洞H的三角形的区域中沿着孔洞H形成。
[0082]请参照图1lA?图11C，可再次进行定义步骤。在导电材料514的顶部部分514A中定义预定区522，用以形成导线。预定区522分别包括一第一预定区5221及一第二预定区5222，第一预定区5221及第二预定区5222此连接，第一预定区5221沿着垂直于叠层504的延伸方向的方向延伸，第二预定区5222沿着叠层504的延伸方向延伸。移除步骤是如图1lA?图1lC所示地进行。移除步骤包括移除导电材料514的顶部部分514A的其他未形成在预定区522中的部分。图中示出移除沟道520。类似于切除步骤，移除步骤可以通过光刻及刻蚀工艺来进行。
[0083]请参照图12A?图12B，在留在预定区522中的导电材料514的顶部部分514A上形成导线524。导线524可由硅化物形成。在一实施例中，导线524是通过在留在预定区522中的导电材料514的顶部部分514A上沉积一硅化钨(WSi)层来形成。在另一实施例中，导线524的形成是通过在留在预定区522中的导电材料514的顶部部分514A上沉积金属，例如钴(Co)、镍(Ni)或钛(Ti)等等，并使得这个金属与导电材料514(多晶硅)反应以形成硅化物例如硅化钴(CoSi)、硅化镍(NiSi)或硅化钛(TiSi)等等。如图12A所示，导线524分别包括一第一部分5241及一第二部分5242，第一部分5241及第二部分5242彼此连接，第一部分5241沿着垂直于叠层504的延伸方向的方向延伸，第二部分5242沿着叠层504的延伸方向延伸。导线524的第一部分5241及第二部分5242的长度是逐渐增加。
[0084]上述的方法与制造半导体结构(例如存储器结构)的一般工艺兼容。举例来说，采用了包括洞-线二阶段式图案化形成于叠层之上的导电材料的工艺的概念。因此，结构能够以更为规则的方式形成。
[0085]在三维垂直栅极NAND存储器的例子中，叠层504中的导电串线506可作为位线，导线524可作为字线。而在三维垂直通道NAND存储器的例子中，叠层504中的导电串线506可作为字线，导线524可作为位线。
[0086]由上述方法所制成的存储器结构包括一基板500、多个叠层504(或104/204/304/404)、多个存储器层512、一导电材料514 (或114/214/314/414)及多个导线524。叠层 504 (或 104/204/304/404)位于基板 500 上。叠层 504 (或 104/204/304/404)通过多个沟槽T彼此分离。叠层504 (或104/204/304/404)分别包括交替堆栈的多个导电串线506及多个绝缘串线508。存储器层512分别共形覆盖叠层504 (或104/204/304/404)。导电材料514(或114/214/314/414)位于沟槽T中及叠层504(或104/204/304/404)上。在沟槽T中的导电材料514(或114/214/314/414)在沟槽T各者中形成一或多个孔洞H。在一实施例中，在沟槽T各者中的一或多个孔洞H是排列成矩阵状，如图1A所示。在另实施例中，在沟槽T各者中的一或多个孔洞H是排列成三角形，如图2A、图3A及图4A所示。
[0087]导线524位于导电材料514 (或114/214/314/414)上导线524分别包括一第一部分5241及一第二部分5242，第一部分5241及第二部分5242彼此连接，第一部分5241沿着垂直于叠层504(或104/204/304/404)的延伸方向的方向延伸，第二部分5242沿着叠层504(或104/204/304/404)的延伸方向延伸。导线524的第一部分5241及第二部分5242的长度是逐渐增加。导线524可由硅化物形成。在一实施例中，叠层504(或104/204/304/404)中的导电串线506是作为位线，导线524是作为字线。在另一实施例中，叠层504(或104/204/304/404)中的导电串线506是作为字线，导线524是作为位线。
[0088]为求简洁，其他已经配合制造方法描述过的详细结构特征便在此省略。
[0089]根据实施例，导线的扇出部分(亦即导线的第一部分及第二部分是形成在虚拟叠层(亦即，位在阵列区的一延伸区中的叠层)上。因此，导线整体皆在相对规则的区域中形成，能够降低故障率。
[0090]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储器结构的制造方法，包括: 在一基板上形成多个叠层，其中这些叠层通过多个沟槽彼此分离，且这些叠层分别包括交替堆栈的多个导电串线及多个绝缘串线； 形成分别共形覆盖这些叠层的多个存储器层； 在这些沟槽中及这些叠层上形成一导电材料，该导电材料具有一顶部部分； 在这些沟槽各者中的该导电材料中形成一或多个孔洞；以及 在该导电材料的该顶部部分定义分别用于形成多个导线的多个预定区，其中这些预定区分别包括一第一预定区及一第二预定区，该第一预定区及该第二预定区彼此连接，该第一预定区沿着垂直于这些叠层的一延伸方向的一方向延伸，该第二预定区沿着这些叠层的该延伸方向延伸。2.根据权利要求1所述的存储器结构的制造方法，其中在这些沟槽各者中的该一或多个孔洞是排列成矩阵状或三角形。3.根据权利要求1所述的存储器结构的制造方法，其中定义这些预定区的步骤是在形成该一或多个孔洞的步骤前或后进行。4.根据权利要求1所述的存储器结构的制造方法，其中这些第一预定区及这些第二预定区的长度是逐渐增加。5.根据权利要求1所述的存储器结构的制造方法，更包括: 移除该导电材料的该顶部部分的未形成在这些预定区中的部分；以及 在留在这些预定区中的该导电材料的该顶部部分上形成这些导线。6.根据权利要求5所述的存储器结构的制造方法，更包括: 在移除该导电材料的该顶部部分的未形成在这些预定区中的部分的步骤前，将一绝缘材料填入这些沟槽各者中的该一或多个孔洞中。7.根据权利要求6所述的存储器结构的制造方法，其中移除该导电材料的该顶部部分的未形成在这些预定区中的部分的步骤包括一切除步骤及一移除步骤，该切除步骤包括沿着垂直于这些叠层的该延伸方向的该方向移除该导电材料的该顶部部分的一部分及这些叠层上的这些存储器层的一部分，该移除步骤包括移除该导电材料的该顶部部分的其他未形成在这些预定区中的部分。8.根据权利要求5所述的存储器结构的制造方法，其中这些预定区中相邻二者的这些第一预定区是通过这些预定区中该相邻二者的其中一者的该第二预定区的一延伸部分彼此连接，且在该延伸部分中的该导电材料的该顶部部分是通过一切除步骤来移除。9.根据权利要求5所述的存储器结构的制造方法，其中这些预定区中相邻二者的这些第一预定区是通过这些预定区中该相邻二者的其中一者的该第二预定区的一延伸部分及这些预定区中另一者的该第二预定区的一延伸部分彼此连接，且在该相邻二者的该其中一者的该第二预定区的该延伸部分中及该另一者的该第二预定区的该延伸部分中的该导电材料的该顶部部分是通过一切除步骤来移除。10.一种存储器结构，包括: 一基板； 多个叠层，位于该基板上，其中这些叠层通过多个沟槽彼此分离，且这些叠层分别包括交替堆栈的多个导电串线及多个绝缘串线； 多个存储器层，分别共形覆盖这些叠层； 一导电材料，位于这些沟槽中及这些叠层上，其中在这些沟槽中的该导电材料在这些沟槽各者中形成一或多个孔洞；以及 多个导线，位于该导电材料上，其中这些导线分别包括一第一部分及一第二部分，该第一部分及该第二部分彼此连接，该第一部分沿着垂直于这些叠层的一延伸方向的一方向延伸，该第二部分沿着这些叠层的该延伸方向延伸。
【文档编号】H01L23/528GK105990252SQ201510098924
【公开日】2016年10月5日
【申请日】2015年3月6日
【发明人】叶腾豪, 施彦豪, 胡志玮
【申请人】旺宏电子股份有限公司