积体电感结构及其制造方法
【专利摘要】一种积体电感结构，其包含电容、保护环、图案式防护层及电感。保护环(guard ring)耦接于电容。图案式防护层透过电容耦接于保护环，使得图案式防护层浮接。电感配置于保护环与图案式防护层之上。
【专利说明】
积体电感结构及其制造方法
技术领域
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种积体电感结构及其制造方法。
【背景技术】
[0002]随着科技的进步，积体电感(integrated inductor)的制程已朝向28奈米(nm)及20奈米发展。在此微型尺寸下，存在诸多因微型尺寸所致的负面影响，例如，因积体电感内的氧化层厚度较薄，而导致电容值较高，因积体电感内采用的重配置层(redistribut1nlayer, RDL)较厚，而在RDL层状结构间产生较高的电容值…等，这些状况皆会对电感的品质因素产生影响。
[0003]由此可见，上述现有的方式，显然仍存在不便与缺陷，而有待改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，但长久以来仍未发展出适当的解决方案。
【发明内容】
[0004]
【发明内容】
旨在提供本揭示内容的简化摘要，以使阅读者对本揭示内容具备基本的理解。此
【发明内容】
并非本揭示内容的完整概述，且其用意并非在指出本发明实施例的重要/关键元件或界定本发明的范围。
[0005]本
【发明内容】
的一目的是在提供一种积体电感结构及其制造方法，藉以改善先前技术的问题。
[0006]为达上述目的，本
【发明内容】
的一技术态样是关于一种积体电感结构，此积体电感结构包含电容、保护环、图案式防护层及电感。保护环(guard ring)耦接于电容。图案式防护层透过电容耦接于保护环，使得图案式防护层浮接。电感配置于保护环与图案式防护层之上。
[0007]为达上述目的，本
【发明内容】
的另一技术态样是关于一种积体电感结构的制造方法，其包含以下步骤:
[0008]形成电容；
[0009]形成保护环以耦接于电容；
[0010]形成图案式防护层以透过电容耦接于保护环，使得图案式防护层浮接；以及[0011 ] 形成电感于保护环与图案式防护层之上。
[0012]因此，根据本发明的技术内容，本发明实施例藉由提供一种积体电感结构其制造方法，藉以改善电感的品质因素下降的问题。
[0013]在参阅下文实施方式后，本发明所属技术领域中具有通常知识者当可轻易了解本发明的基本精神及其他发明目的，以及本发明所采用的技术手段与实施态样。
【附图说明】
[0014]为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下:
[0015]图1是依照本发明一实施例绘示一种积体电感结构的示意图。
[0016]图2是依照本发明另一实施例绘示一种如图1所示的积体电感结构的剖面示意图。
[0017]图3是依照本发明又一实施例绘示一种如图1所示的积体电感结构的剖面示意图。
[0018]图4是依照本发明另一实施例绘示一种如图1所示的积体电感结构的剖面示意图。
[0019]图5是依照本发明再一实施例绘示一种如图1所示的积体电感结构的剖面示意图。
[0020]图6是依照本发明又一实施例绘示一种如图1所示的积体电感结构的剖面示意图。
[0021]图7是依照本发明再一实施例绘示一种积体电感结构的实验数据图。
[0022]图8是依照本发明一实施例绘示一种积体电感结构的制造方法的流程示意图。
[0023]根据惯常的作业方式，图中各种特征与元件并未依比例绘制，其绘制方式是为了以最佳的方式呈现与本发明相关的具体特征与元件。此外，在不同图式间，以相同或相似的元件符号来指称相似的元件/部件。
[0024]符号说明
[0025]800:方法
[0026]810 ?840:步骤
[0027]1000:积体电感结构
[0028]1000A?1000D:积体电感结构
[0029]1100:保护环
[0030]1110:第一金属部
[0031]1120:第二金属部
[0032]1200:图案式防护层
[0033]1200A?1200D:图案式防护层
[0034]1210A?1210D:第一图案式防护部
[0035]1220A?1220D:第二图案式防护部
[0036]1300:电感
[0037]1400:电容
[0038]1400C:电容
[0039]1400D:电容
[0040]1410:第一类型基板
[0041]1410C:第一类型基板
[0042]1410D:第一类型基板
[0043]1420:第二类型井
[0044]1420C:第一类型井
[0045]1420D:第二类型井
[0046]1430:第二类型掺杂区
[0047]1430C:第二类型掺杂区
[0048]1430D:第二类型掺杂区
[0049]1500:多晶硅电阻
[0050]1500C:多晶硅电阻
[0051]1500D:第一多晶娃电阻
[0052]1600:控制线
[0053]1700:电容
[0054]1800:第二多晶硅电阻
[0055]1900:基板具体实施例
[0056]为了使本揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其他具体实施例来达成相同或均等的功能与步骤顺序。
[0057]除非本说明书另有定义，此处所用的科学与技术词汇的含义与本发明所属技术领域中具有通常知识者所理解与惯用的意义相同。
[0058]另外，关于本文中所使用的「耦接」，可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
[0059]为改善电感的品质因素，本发明提出一种积体电感结构其制造方法，此积体电感结构的整体请参阅图1。如图1所示，积体电感结构1000包含保护环1100、图案式防护层1200及电感1300，本发明改善电感品质因素的方式在于保护环1100及图案式防护层1200的结构的改进，将于后文详述。
[0060]图2是依照本发明另一实施例绘示一种如图1所示的积体电感结构的剖面示意图。如图所示，积体电感结构1000包含电容1400、保护环(guard ring) 1100、图案式防护层1200及电感1300(图中未示)。于结构配置上，保护环1100耦接于电容1400。图案式防护层1200透过电容1400耦接于保护环1100，使得图案式防护层1200浮接(floating)。电感1300配置于保护环1100与图案式防护层1200之上。
[0061]需说明的是，图案式防护层1200可耦接于接地端，而称为图案式接地防护层，其作用说明如后。积体电感结构1000的电感1300运作时，将于基板上产生涡电流，上述涡电流会影响电感1300的品质因素。若配置图案式接地防护层于积体电感结构1000的电感1300与基板之间，则可由图案式接地防护层作为屏蔽，而避免电感1300运作时于基板上产生涡电流的状况，进而改善电感的品质因素。在一实施例中，保护环1100的线宽大小可为
0.05 μπι-10 μ??，保护环1100和电感1300之间的距离会因不同电感而有不同的设计范围，可能的范围为2 μπι-25 μπι。
[0062]进一步而言，由于积体电感(integrated inductor)的制程已朝向28奈米(nm)及20奈米发展，在此微型尺寸下，存在诸多因微型尺寸所致的负面影响。为改善上述负面影响，本发明实施例的积体电感结构1000更配置电容1400于保护环1100及图案式防护层1200之间，使得图案式防护层1200浮接，换言之，使图案式防护层1200不直接与接地端耦接。上述结构配置将使图案式防护层1200与电容1400形成一个滤波电路，以滤除直流信号或低频信号，如此一来，将可进一步避免上述直流信号或低频信号影响到积体电感结构1000的电感1300，以提升电感1300的品质因素，进而提升积体电感结构1000的效能。
[0063]在另一实施例中，电容1400包含金氧半变容器(MOS varactor)，此金氧半变容器包含第一类型基板1410、第二类型井1420及第二类型掺杂区1430。此外，积体电感结构1000更包含多晶硅电阻1500。于结构配置上，第二类型井1420形成于第一类型基板1410上。第二类型掺杂区1430形成于第二类型井1420，并耦接于图案式防护层1200。多晶硅电阻1500形成于第二类型井1420上方，并耦接于保护环1100。在一实施例中，保护环1100包含第一金属部1110及第二金属部1120，第一金属部1110位于积体电感结构1000的第一金属层，而第二金属部1120位于积体电感结构1000的第二金属层。
[0064]由图中的结构可知，图案式防护层1200与电容1400会形成前文所述的滤波电路，以滤除直流信号或低频信号，避免影响电感1300，以提升电感1300的品质因素。然而，本发明的电容1400并不以上述实施例所示的金氧半变容器为限，熟习此技艺者当可依照实际需求而选择性地采用适当的电容类型，例如可采用金属-氧化物-金属(metal oxidemetal, MOM)电容、金属-绝缘体-金属(metal insulator metal, MIM)电容等。
[0065]于再一实施例中，上述电容1400可依照实际需求而配置其电容值大小，以滤除不同频段的信号。在又一实施例中，上述第一类型基板1410可为P型基板，第二类型井1420可为N型井，而第二类型掺杂区1430可为N型掺杂区，然而，本发明并不以上述实施例为限，熟习此技艺者当可依照实际需求而选择性地采用N型基板以制作第一类型基板1410，相对应地，第二类型井1420可为P型井，第二类型掺杂区1430可为P型掺杂区。
[0066]图3是依照本发明又一实施例绘示一种如图1所示的积体电感结构的剖面示意图。图3所示的积体电感结构1000A与图2的积体电感结构1000的差异在于，图3的积体电感结构1000A的图案式防护层1200A包含至少两个结构，诸如第一图案式防护部1210A及第二图案式防护部1220A。于结构配置上，第一图案式防护部1210A耦接于第二类型掺杂区1430。第二图案式防护部1220A耦接于保护环1100，详细而言，第二图案式防护部1220A耦接于保护环1100的第二金属部1120。在另一实施例中，第一图案式防护部1210A与第二图案式防护部1220A分别位于积体电感结构1000A的第一金属层与第二金属层，且第一图案式防护部1210A与第二图案式防护部1220A相互重叠或相互交错，因此，第一图案式防护部1210A与第二图案式防护部1220A的整体结构会形成电容，进而增进信号滤除效果。此夕卜，依据两者的相互重叠或相互交错关系，可进一步调整其电容值大小，以滤除不同频段的信号。在一实施例中，同层金属之间的距离可能因制程或者是设计的电容值而异，可能的范围为 0.01 μπι-2 μπι。
[0067]图4是依照本发明另一实施例绘示一种如图1所示的积体电感结构的剖面示意图。图4所示的积体电感结构1000Β与图2的积体电感结构1000的差异在于，保护环1100与图案式防护层1200的配置方式，说明如后。如图4所示，图案式防护层1200Β包含第一图案式防护部1210Β及第二图案式防护部1220Β。于结构配置上，第一图案式防护部1210Β位于积体电感结构1000Β的第一金属层，并耦接于第二类型掺杂区1430。第二图案式防护部1220Β位于积体电感结构1000Β的第二金属层，并耦接于第一图案式防护部1210Β。在一实施例中，第一图案式防护部1210B与第二图案式防护部1220B相互重叠或相互交错，因此，类似于图3所示的结构，图4中的第一图案式防护部1210B与第二图案式防护部1220B的整体结构会形成电容，进而增进信号滤除效果。此外，依据两者的相互重叠或相互交错关系，可进一步调整其电容值大小，以滤除不同频段的信号。
[0068]图5是依照本发明再一实施例绘示一种如图1所示的积体电感结构的剖面示意图。图5所示的积体电感结构1000C与图1的积体电感结构1000的差异在于，保护环1100、图案式防护层1200及电容1400的配置方式，说明如后。如图5所示，电容1400C包含金氧半变容器，金氧半变容器包含第一类型基板1410C、第一类型井1420C及第二类型掺杂区1430C。此外，积体电感结构1000C更包含多晶硅电阻1500C。
[0069]于结构配置上，第一类型井1420C形成于第一类型基板1410C上，并透过接地部GND以耦接于接地端。第二类型掺杂区1430C形成于第一类型井1420C，并耦接于图案式防护层1200C。多晶硅电阻1500C形成于第一类型井1420C上方，并耦接于保护环1100。此夕卜，保护环1100耦接于控制线1600，由控制线1600提供的控制信号Scon以导通第一类型井1420C与第二类型掺杂区1430C。
[0070]在另一实施例中，上述第一类型基板1410C可为P型基板，第一类型井1420C可为P型井，而第二类型掺杂区1430C可为N型掺杂区，然而，本发明并不以上述实施例为限，熟习此技艺者当可依照实际需求而选择性地采用适当的材料来实作。在此需说明的是，由于第一类型井1420C与第二类型掺杂区1430C采用不同类型的材料来实作，因此，可由控制线1600提供控制信号Scon (如提供偏压)以导通或关闭第一类型井1420C与第二类型掺杂区1430C。如此一来，本发明实施例的积体电感结构1000C更可透过上述结构配置以进一步控制滤波电路(由电容1400C与图案式防护层1200C所形成)，以使滤波电路开启或关闭，进而增进积体电感结构1000C的操作灵活度，拓展积体电感结构1000C的运用范围。
[0071]图6是依照本发明又一实施例绘示一种如图1所示的积体电感结构的剖面示意图。图6所示的积体电感结构1000D与图1的积体电感结构1000的差异在于，图案式防护层1200D及电容1400D的配置方式，说明如后。如图6所示，积体电感结构1000D更包含基板1900、第一多晶硅电阻1500D及第二多晶硅电阻1800。此外，图案式防护层1200D包含第一图案式防护部1210D及第二图案式防护部1220D。
[0072]于结构配置上，第一多晶硅电阻1500D形成于基板1900上方，并耦接于保护环IlOOo第二多晶硅电阻1800形成于基板1900上方。第一图案式防护部1210D位于积体电感结构1000D的第一金属层，并耦接于第二多晶硅电阻1800。第二图案式防护部1220D位于积体电感结构1000D的第二金属层，并耦接于第一图案式防护部1210D。在另一实施例中，第一图案式防护部1210D与第二图案式防护部1220D相互重叠或相互交错。
[0073]图7是依照本发明再一实施例绘示一种积体电感结构的实验数据图。此实验数据图在于说明于不同频率下，积体电感结构的电感的相应品质因素。如图所示，曲线Cl为将积体电感结构的图案式防护层直接接地的实验数据。曲线C2为本发明的积体电感结构的图案式防护层不直接接地的验证数据。由图7的实验数据可知，本发明实施例的积体电感结构，确实可改善积体电感结构的电感的品质因素，进而提升积体电感结构的效能。
[0074]图8是依照本发明一实施例绘示一种积体电感结构的制造方法的流程示意图。上述积体电感结构的制造方法800包含以下步骤:
[0075]步骤810:形成电容；
[0076]步骤820:形成保护环以耦接于电容；
[0077]步骤830:形成图案式防护层以透过电容耦接于保护环，使得图案式防护层浮接；以及
[0078]步骤840:形成电感于保护环与图案式防护层之上。
[0079]为使本发明的积体电感结构的制造方法800易于理解，请一并参阅图1、图2与图
8。于步骤810中，形成电容1400，其次，于步骤820中，形成保护环1100以耦接于电容1400，接着，于步骤830中，形成图案式防护层1200以透过电容1400耦接于保护环1100，使得图案式防护层1200浮接，随后，于步骤840中，形成电感1300于保护环1100与图案式防护层1200之上。由上述制造方法800所制成的积体电感结构1000，其得以改善电感的品质因素的相关说明，已于上开图2的描述中揭露，为使本发明说明简洁，于此不作赘述。
[0080]在另一实施例中，请一并参阅图2与图8，形成电容的步骤包含:形成第一类型基板1410 ;形成第二类型井1420于第一类型基板1410上；形成第二类型掺杂区1430于第二类型井1420并耦接于图案式防护层1200 ;以及形成多晶硅电阻1500于第二类型井1420上方并耦接于保护环1100。
[0081 ] 于再一实施例中，请一并参阅图3与图8，形成图案式防护层以透过电容耦接于保护环的步骤包含:形成第一图案式防护部1210A并耦接于第二类型掺杂区1430 ;以及形成第二图案式防护部1220A并耦接于保护环1100。上述第一图案式防护部1210A与第二图案式防护部1220A分别形成于积体电感结构1000A的第一金属层与第二金属层，且第一图案式防护部1210A与第二图案式防护部1220A相互重叠或相互交错。由上述制造方法800所制成的积体电感结构1000A，其得以改善电感的品质因素的相关说明，已于上开图3的描述中揭露，为使本发明说明简洁，于此不作赘述。
[0082]于又一实施例中，请一并参阅图4与图8，形成图案式防护层以透过电容耦接于保护环的步骤包含:形成第一图案式防护部1210B于积体电感结构1000B的第一金属层，并耦接于第二类型掺杂区1430 ;以及形成第二图案式防护部1220B于积体电感结构1000B的第二金属层，并耦接于第一图案式防护部1210B。于另一实施例中，第一图案式防护部1210B与第二图案式防护部1220B相互重叠或相互交错。由上述制造方法800所制成的积体电感结构1000B，其得以改善电感的品质因素的相关说明，已于上开图4的描述中揭露，为使本发明说明简洁，于此不作赘述。
[0083]于再一实施例中，请一并参阅图5与图8，形成电容的步骤包含:形成第一类型基板1410C ;形成第一类型井1420C于第一类型基板1410C上并耦接于接地端GND ;形成第二类型掺杂区1430C于第一类型井1420C并耦接于图案式防护层1200C ;以及形成多晶硅电阻1500C于第一类型井1420C上方并耦接于保护环1100。积体电感结构的制造方法800更包含:耦接控制线1600于保护环1100 ;以及由控制线1600提供的控制信号Scon以导通第一类型井1420C与第二类型掺杂区1430C。在又一实施例中，形成图案式防护层以透过电容耦接于保护环的步骤包含:形成第一图案式防护部1210C于积体电感结构1000C的第一金属层，并耦接于第二类型掺杂区1430C ;以及形成第二图案式防护部1220C于积体电感结构1000C的第二金属层，并耦接于第一图案式防护部1210C。由上述制造方法800所制成的积体电感结构1000C，其得以改善电感的品质因素的相关说明，已于上开图5的描述中揭露，为使本发明说明简洁，于此不作赘述。
[0084]于再一实施例中，请一并参阅图6与图8，积体电感结构的制造方法800更包含:形成基板1900 ;形成第一多晶硅电阻1500D于基板1900上方，并耦接于保护环1100 ;以及形成第二多晶硅电阻1800于基板1900上方。此外，形成图案式防护层以透过电容耦接于保护环的步骤包含:形成第一图案式防护部1210D于积体电感结构1000D的第一金属层，并耦接于第二多晶硅电阻1800 ;以及形成第二图案式防护部1220D于积体电感结构1000D的第二金属层，并耦接于第一图案式防护部1210D。在另一实施例中，第一图案式防护部1210D与第二图案式防护部1220D相互重叠或相互交错。由上述制造方法800所制成的积体电感结构1000D，其得以改善电感的品质因素的相关说明，已于上开图6的描述中揭露，为使本发明说明简洁，于此不作赘述。
[0085]由上述本发明实施方式可知，应用本发明实施例的积体电感结构及其制造方法，由于其图案式防护层不直接接地，且其内的图案式防护层与的电容整体结构形成一个滤波电路，而得以滤除直流信号或低频信号，如此一来，将可避免上述直流信号或低频信号影响积体电感结构的电感，以提升电感的品质因素，进而提升积体电感结构的效能。此外，上述电容皆可依照实际需求而配置其电容值大小，以滤除不同频段的信号。再者，本发明实施例的积体电感结构更可透过结构改良以进一步控制滤波电路(由电容与图案式防护层所形成)的开启或关闭，进而增进积体电感结构的运用灵活度，拓展积体电感结构的运用范围。
[0086]虽然上文实施方式中揭露了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不悖离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以附随申请专利范围所界定者为准。
【主权项】
1.一种积体电感结构，包含: 一电容； 一保护环(guard ring)，親接于该电容； 一图案式防护层，透过该电容耦接于该保护环，使得该图案式防护层浮接；以及 一电感，配置于该保护环与该图案式防护层之上。2.根据权利要求1所述的积体电感结构，其中该电容包含一金氧半变容器，该金氧半变容器包含: 一第一类型基板； 一第二类型井，形成于该第一类型基板上；以及 一第二类型掺杂区，形成于该第二类型井，并耦接于该图案式防护层； 其中该积体电感结构更包含: 一多晶硅电阻，形成于该第二类型井上方，并耦接于该保护环。3.如请求项2所述的积体电感结构，其中该图案式防护层包含: 一第一图案式防护部，耦接于该第二类型掺杂区；以及 一第二图案式防护部，耦接于该保护环。4.根据权利要求3所述的积体电感结构，其中该第一图案式防护部与该第二图案式防护部分别位于该积体电感结构的一第一金属层与一第二金属层，且该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。5.根据权利要求2所述的积体电感结构，其中该图案式防护层包含: 一第一图案式防护部，位于该积体电感结构的一第一金属层，并耦接于该第二类型掺杂区；以及 一第二图案式防护部，位于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。6.根据权利要求5所述的积体电感结构，其中该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。7.根据权利要求1所述的积体电感结构，其中该电容包含一金氧半变容器，该金氧半变容器包含: 一第一类型基板； 一第一类型井，形成于该第一类型基板上，并耦接于一接地端；以及 一第二类型掺杂区，形成于该第一类型井，并耦接于该图案式防护层； 其中该积体电感结构更包含: 一多晶硅电阻，形成于该第一类型井上方，并耦接于该保护环； 其中该保护环耦接于一控制线，由该控制线提供的控制信号以导通该第一类型井与该第二类型掺杂区。8.根据权利要求7所述的积体电感结构，其中该图案式防护层包含: 一第一图案式防护部，位于该积体电感结构的一第一金属层，并耦接于该第二类型掺杂区；以及 一第二图案式防护部，位于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。9.根据权利要求1所述的积体电感结构，更包含: 一基板； 一第一多晶硅电阻，形成于该基板上方，并耦接于该保护环；以及 一第二多晶硅电阻，形成于该基板上方； 其中该图案式防护层包含: 一第一图案式防护部，位于该积体电感结构的一第一金属层，并耦接于该第二多晶硅电阻；以及 一第二图案式防护部，位于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。10.根据权利要求9所述的积体电感结构，其中该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。11.一种积体电感结构的制造方法，包含: 形成一电容； 形成一保护环(guard ring)以親接于该电容； 形成一图案式防护层以透过该电容耦接于该保护环，使得该图案式防护层浮接；以及 形成一电感于该保护环与该图案式防护层之上。12.根据权利要求11所述的制造方法，其中形成该电容的步骤包含: 形成一第一类型基板； 形成一第二类型井于该第一类型基板上； 形成一第二类型掺杂区于该第二类型井并耦接于该图案式防护层；以及 形成一多晶硅电阻于该第二类型井上方并耦接于该保护环。13.根据权利要求12所述的制造方法，其中形成该图案式防护层以透过该电容耦接于该保护环的步骤包含: 形成一第一图案式防护部并耦接于该第二类型掺杂区；以及 形成一第二图案式防护部并耦接于该保护环。14.根据权利要求13所述的制造方法，其中该第一图案式防护部与该第二图案式防护部分别形成于该积体电感结构的一第一金属层与一第二金属层，且该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。15.根据权利要求12所述的制造方法，其中形成该图案式防护层以透过该电容耦接于该保护环的步骤包含: 形成一第一图案式防护部于该积体电感结构的一第一金属层，并耦接于该第二类型掺杂区；以及 形成一第二图案式防护部于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。16.根据权利要求15所述的制造方法，其中该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。17.根据权利要求11所述的制造方法，其中形成该电容的步骤包含: 形成一第一类型基板； 形成一第一类型井于该第一类型基板上并耦接于一接地端； 形成一第二类型掺杂区于该第一类型井并耦接于该图案式防护层；以及 形成一多晶硅电阻于该第一类型井上方并耦接于该保护环； 其中该积体电感结构的制造方法更包含: 耦接一控制线于该保护环；以及 由该控制线提供的控制信号以导通该第一类型井与该第二类型掺杂区。18.根据权利要求17所述的制造方法，其中形成该图案式防护层以透过该电容耦接于该保护环的步骤包含: 形成一第一图案式防护部于该积体电感结构的一第一金属层，并耦接于该第二类型掺杂区；以及 形成一第二图案式防护部于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。19.根据权利要求11所述的制造方法，更包含: 形成一基板； 形成一第一多晶硅电阻于该基板上方，并耦接于该保护环；以及 形成一第二多晶硅电阻于该基板上方； 其中形成该图案式防护层以透过该电容耦接于该保护环的步骤包含: 形成一第一图案式防护部于该积体电感结构的一第一金属层，并耦接于该第二多晶硅电阻；以及 形成一第二图案式防护部于该积体电感结构的一第二金属层，并耦接于该第一图案式防护部。20.根据权利要求19所述的制造方法，其中该第一图案式防护部与该第二图案式防护部相互重叠或相互交错。
【文档编号】H01L21/02GK105990311SQ201510055729
【公开日】2016年10月5日
【申请日】2015年2月3日
【发明人】颜孝璁, 梁家瑞
【申请人】瑞昱半导体股份有限公司