可进行在线叠对精度监测的测试元结构的制作方法
【专利摘要】本发明公开一种可进行在线叠对精度监测的测试元结构，包含有一半导体基底，其上具有一芯片电路区域以及一非芯片电路区域；一接地面，设于该非芯片电路区域内；至少一接触插塞，设于该接地面上，并耦接至该接地面；以及至少一对测试线，设于该接触插塞上，使该接触插塞位于该对测试线之间。
【专利说明】
可进行在线叠对精度监测的测试元结构
技术领域
[0001]本发明涉及半导体技术领域，特别是涉及一种可通过电子束检视设备(e-beaminspect1n tool)进行在线(in-line)叠对精度(overlay accuracy)监测的测试元(testelement group，简称 TEG)结构。
【背景技术】
[0002]半导体制作工艺技术的快速发展，已让半导体元件可以做到纳米等级，线路也非常的微细，线路与元件之间可能非常接近，这表示半导体制造过程需要越来越高的对准(alignment)及叠对精度(overlay accuracy)，以提升制作工艺良率(product1n yield)。
[0003]在晶片上通常会在切割道设置测试键(test key)或测试元(TEG)等参数测试结构，主要是用来检查制作工艺过程中是否有产生结构缺陷(physical defect)，例如，位线(bitline)与邻近位线接触插塞(bitline contact)短路，并且与后段功能性测试做比较，来反应前段的制作工艺，进而控制整个制造流程，来达到增进良率诉求。
[0004]然而，现行的晶片检视方法，例如，曝光对准/叠对检查、AEI上视(After-Etch-1nspect1n top view)检视或扫描式电子显微镜(Scanning ElectronMicroscope，简称SEM)截面检视，均不易达到在线量测，故难以判断造成缺陷的根本原因(root cause)。
【发明内容】
[0005]本发明的目的在于提供一种改良的测试元(TEG)结构，可通过电子束检视设备进行在线(in-line)叠对精度(overlay accuracy)量测，特别针对位线与位线接触插塞的叠对精度，并进行快速的反馈，并判断出造成缺陷的根本原因。
[0006]根据本发明实施例，提供一种测试元结构，包含有一半导体基底，其上具有一芯片电路区域以及一非芯片电路区域；一接地面，设于该非芯片电路区域内；至少一接触插塞，设于该接地面上，并耦接至该接地面；以及至少一对测试线，设于该接触插塞上，使该接触插塞位于该对测试线之间。所述非芯片电路区域可以是芯片内任一未布设芯片电路的区域或位置，或者，非芯片电路区域可以是在芯片(die)周缘的切割道区域。
[0007]根据本发明另一实施例，提供一种测试元结构，包含有一半导体基底，其上具有一芯片电路区域以及一非芯片电路区域；一接地面，设于该非芯片电路区域内；一列校准结构，设于该非芯片电路区域内的该接地面上；以及多个测试单元，设于该列校准结构两侧，排列成多列，其中各该测试单元包含有一对第一测试垫，以及一接触插塞，介于该对第一测试垫与该接地面之间，并且该接触插塞与该对第一测试垫具有一最大重叠宽度。
[0008]根据本发明另一实施例，其中该列校准结构包含多对第二测试垫，且该多对第二测试垫不与该接地面电连接。
[0009]根据本发明另一实施例，其中设于该列校准结构一侧的多列测试单元其接触插塞相对于该对第一测试垫分别具有一第一方向的偏移量，设于该列校准结构另一侧的多列测试单元其接触插塞相对于该对第一测试垫分别具有一第二方向的偏移量。
[0010]根据本发明另一实施例，其中该第一方向偏移量由与该列校准结构相邻的该列测试单元起始成等差级数增加。
[0011]根据本发明另一实施例，其中该第二方向偏移量由与该列校准结构相邻的该列测试单元起始成等差级数增加。
[0012]根据本发明另一实施例，其中当该第一、第二方向偏移量小于该最大重叠宽度时，该些测试单元的该对第一测试垫通过该接触插塞与该接地面电连接。
[0013]根据本发明另一实施例，其中当该第一、第二方向偏移量大于该最大重叠宽度时，该些测试单元的该对第一测试垫仅有其中之一通过该接触插塞与该接地面电连接。
[0014]为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
【附图说明】
[0015]图1为本发明实施例所绘示的测试元(TEG)结构上视示意图；
[0016]图2为图1沿着切线1-1’所视的剖面示意图；
[0017]图3为本发明测试元结构通过电子束检视设备进行在线叠对精度量测的示意图；
[0018]图4为本发明另一实施例所绘示的测试元结构示意图；
[0019]图5为测试单元的结构的示意图；
[0020]图6为当接触插塞相对于位线的偏移量为零时，以电子束检视设备检视测试元结构产生的基准信号示意图；
[0021]图7为当接触插塞相对于位线的偏移量为3nm时，以电子束检视设备检视测试元结构产生的信号示意图。
[0022]符号说明
[0023]I测试元结构
[0024]2测试元结构
[0025]10半导体基底
[0026]12第一介电层
[0027]14第二介电层
[0028]16第三介电层
[0029]22接地面
[0030]30测试单元
[0031]100芯片电路区域
[0032]102非芯片电路区域
[0033]122、124 接触结构
[0034]142、144位线接触插塞
[0035]162、164、166、168 位线
[0036]242、244 接触插塞
[0037]262、洸4、266、268 测试线
[0038]300校准结构
[0039]312、314 测试垫
[0040]320接触插塞
[0041]322接地层
[0042]400全亮场图案
[0043]B⑶位线底部关键尺寸
[0044]T⑶接触插塞上部关键尺寸
[0045]L1N L2伸出宽度
[0046]PnP2 间距
[0047]Sn S2最大重叠宽度
[0048]Δ S偏移量
【具体实施方式】
[0049]在下文中，将参照【附图说明】细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
[0050]请参阅图1及图2，其中图1为依据本发明实施例所绘示的测试元(TEG)结构上视示意图，图2为图1沿着切线1-1’所视的剖面示意图。如图1及图2所示，本发明的测试元(TEG)结构I设置在一非芯片电路区域102内，在非芯片电路区域102的旁边则是芯片电路(die circuit)区域100。举例来说，所谓的非芯片电路区域102是指芯片内任一未布设芯片电路的区域或位置，或者，非芯片电路区域102可以是在芯片(die)周缘的切割道区域。通常，此切割道区域环绕着芯片设置。值得注意的是，本发明结构并未限制要设置于切割道区域内。基本上，本发明结构优选设置于芯片内部接近实际芯片内部线路区，如此可使检视结果还具有可信度。
[0051]根据本发明实施例，测试元结构I例示性的用于监测位线与位线接触插塞的叠对精度，故在芯片电路区域100仅例示性的绘示出位线与位线接触插塞，该领域技术人员应理解芯片电路区域100内还可以有其它的电路结构。
[0052]如图1及图2所示，在芯片电路区域100设有多条沿着第一方向延伸的位线162、164、166、168，其间距(P1)例如为64nm，而位线底部关键尺寸(BCD)例如为32nm。位线162及166分别通过位线接触插塞142及144的正上方。位线接触插塞142及144的上部关键尺寸CTCD)例如为46nm。位线接触插塞142及144还可以分别通过一接触结构122及124耦合至半导体基底10，例如一有源区域。
[0053]根据本发明实施例，接触结构122及124可以设置在一第一介电层12中，位线接触插塞142及144可以设置在一第二介电层14中，而位线162、164、166、168可以设置在一第三介电层16中。根据本发明实施例，位线162、164、166、168可以铜镶嵌导线结构，位线接触插塞142及144可以是钨金属插塞，但不限于此。
[0054]在理想状态，例如位线162通过位线接触插塞142的正上方为对准时，位线接触插塞142在位线162两侧的未重叠区的伸出宽度分别为L^SL2，且L1= L2，例如，L1= L2 =7nm。当位线162通过位线接触插塞142的正上方有偏移时，则视位线162向右或向左偏移，可能会有L1I2或者L ^匕的情形。
[0055]根据本发明实施例，设置在切割道区域102内的测试元结构I同样包含有多条测试线262、264、266、268，与设置在芯片电路区域100内的位线162、164、166、168同步制作在第三介电层16中，其间距(P2)可以与位线162、164、166、168的间距(P1)相同，例如同为64nm，而底部关键尺寸(BCD)例如同为32nm。
[0056]设置在切割道区域102内的测试元结构I在第二介电层14中也设置有接触插塞242及244，与芯片电路区域100内的位线接触插塞142及144具有相同的上部关键尺寸CTCD)。根据本发明实施例，测试线262、264、266、268可以铜镶嵌导线结构，接触插塞242及244可以是钨金属插塞，但不限于此。
[0057]不同的是，接触插塞242及244横移约略二分之一的间距P1，使其分别位于测试线262、264之间与测试线266、268之间。例如，测试线262、264与接触插塞242之间的最大重叠宽度分别为根据本发明实施例，S1可以等于S2，例如，S1= S2= 7nm。然而，在其它实施例中，S1也可以不等于S 2。
[0058]根据本发明实施例，测试元结构I在第一介电层12中设置有一接地面122，接触插塞242及244电连接至接地面122。在以电子束检视设备进行在线叠对精度量测时，接地面122电连接一接地信号。
[0059]请参阅图3，本发明测试元结构I可通过电子束检视设备进行在线叠对精度量测，例如，当测试线262、264与接触插塞242之间仍维持接触时，可从电子束检视设备的荧幕上观察到暗场(dark field)图案信号(如图3中间所示)，若偏移朝单一方向(如图3中的+X或-X方向)超过某一临界值，例如，7nm，则使得测试线262、264两者之一不再与接触插塞242之间维持接触，即可从电子束检视设备的荧幕上观察到一亮场(bright field)图案信号，由此判断芯片电路区域100内的位线与位线接触插塞的叠对精度。
[0060]根据本发明实施例，所述的电子束检视设备可以是KLA Tencor公司的机型eS32电子束检视设备，但不限于此。
[0061]图4为依据本发明另一实施例所绘示的测试元结构示意图。如图4所示，测试元结构2可以包含位于中央列R(O)的校准结构300以及多个以阵列排列的测试单元30。各测试单元30依据不同的接触插塞的偏移量成列设置在校准结构300(位于R(O))的两侧，例如图4中的校准结构300往上可以设置偏移量AS从Inm至30nm的30列测试单元30 (从R(I)至R (30))，往下可以设置偏移量AS从-1nm至-30nm的30列测试单元30 (从R(_l)至 R (-30))。
[0062]根据本发明实施例，各测试单元30的结构如同图5所示，包括成对的测试垫312及314、接触插塞322，以及与接触插塞322接触的接地层320。位于不同列的测试单元30的结构，差异仅在于接触插塞322与其上方的测试垫312及314之间的偏移量。根据本发明实施例，位于中央列R(O)的校准结构300仅有成对的测试垫，但是在测试垫与接地层320之间，并无接触插塞，故在以电子束检视设备进行检视时，中央列R(O)的校准结构300会相应的产生一列亮场图案。
[0063]图6例示当接触插塞相对于位线的偏移量为零时，以电子束检视设备检视测试元结构产生的基准信号(baseline signal)示意图。如图6所示，相应于中央列R(O)的校准结构300产生一列全亮场图案400，以此为基准，往上会有η列的全暗场图案，往下也会有η列的全暗场图案，然后会出现交替的部分暗场部分亮场图案列。η为接触插塞322与测试垫312以及314的相等的最大重叠宽度，如图1所示，n = S1= S2= 7。
[0064]图7例示当接触插塞相对于位线的偏移量为3nm时，以电子束检视设备检视测试元结构产生的信号示意图。如图7所示，当接触插塞相对于位线的偏移量为3nm时，相应于中央列R(O)的校准结构300产生一列全亮场图案400，以此为基准，往上会有n+3列的全暗场图案，往下则会有n-3列的全暗场图案，然后会出现交替的部分暗场部分亮场图案列。因此由全案场图案相对于中央列R(O)的变化，即可判读接触插塞相对于位线往+X或者-X方向偏移以及偏移的大小。此外，需注意本发明的测试元结构并未限制放置于切割道区域内，也可放置于任何非芯片电路区域。
[0065]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种测试元结构，包含有: 半导体基底，其上具有芯片电路区域以及非芯片电路区域； 接地面，设于该非芯片电路区域内； 至少一接触插塞，设于该接地面上，并耦接至该接地面；以及 至少一对测试线，设于该接触插塞上，使该接触插塞位于该对测试线之间。2.如权利要求1所述的测试元结构，其中该非芯片电路区域环绕着芯片电路区域而设置。3.如权利要求1所述的测试元结构，其中在该芯片电路区域设有多条位线，其具有一第一间距P:。4.如权利要求3所述的测试元结构，其中在该芯片电路区域还设有多个位线接触插塞，各该位线分别通过各该位线接触插塞的正上方。5.如权利要求3所述的测试元结构，其中该对测试线具有第二间距P2，其中该第一间距卩1等于该第二间距P2。6.如权利要求1所述的测试元结构，其中该对测试线包含第一测试线以及第二测试线，其中该第一测试线与该接触插塞之间的最大重叠宽度Ss1，该第二测试线与该接触插塞之间的最大重叠宽度为s2。7.如权利要求6所述的测试元结构，其中Si等于S 2。8.如权利要求6所述的测试元结构，其中Si不等于S 2。9.如权利要求1所述的测试元结构，其中该接地面设置在一第一介电层中，该接触插塞设置在一第二介电层中，该对测试线设置在一第三介电层中。10.如权利要求1所述的测试元结构，其中该对测试线包含铜镶嵌导线结构，该接触插塞包含妈金属插塞。11.一种测试元结构，包含有: 半导体基底，其上具有芯片电路区域以及非芯片电路区域； 接地面，设于该非芯片电路区域内； 列校准结构，设于该非芯片电路区域内的该接地面上；以及 多个测试单元，设于该列校准结构两侧，排列成多列，其中各该测试单元包含有一对第一测试垫，以及一接触插塞，介于该对第一测试垫与该接地面之间，并且该接触插塞与该对第一测试垫具有一最大重叠宽度。12.如权利要求11所述的测试元结构，其中该列校准结构包含多对第二测试垫，且该多对第二测试垫不与该接地面电连接。13.如权利要求11所述的测试元结构，其中设于该列校准结构一侧的多列测试单元其接触插塞相对于该对第一测试垫分别具有一第一方向的偏移量，设于该列校准结构另一侧的多列测试单元其接触插塞相对于该对第一测试垫分别具有一第二方向的偏移量。14.如权利要求13所述的测试元结构，其中该第一方向偏移量由与该列校准结构相邻的该列测试单元起始成等差级数增加。15.如权利要求13所述的测试元结构，其中该第二方向偏移量由与该列校准结构相邻的该列测试单元起始成等差级数增加。16.如权利要求13所述的测试元结构，其中当该第一、第二方向偏移量小于该最大重叠宽度时，该些测试单元的该对第一测试垫通过该接触插塞与该接地面电连接。17.如权利要求13所述的测试元结构，其中当该第一、第二方向偏移量大于该最大重叠宽度时，该些测试单元的该对第一测试垫仅有其中之一通过该接触插塞与该接地面电连接。
【文档编号】H01L23/544GK105990316SQ201510056946
【公开日】2016年10月5日
【申请日】2015年2月4日
【发明人】韩昊名, 徐逸群, 庄易晔, 黎恙良, 王宣权
【申请人】力晶科技股份有限公司