瞬态电压抑制器、其静电防护元件及其阵列的制作方法
【专利摘要】本发明提供一种瞬态电压抑制器、其静电防护元件及其阵列。该电压抑制器包括：衬底、具有第一导电型的井区、具有第二导电型的第一掺杂区以及具有第二导电型的第二掺杂区。衬底为电性浮置。井区位于衬底中。第一掺杂区位于井区中，以构成二极管，且第一掺杂区与第一电压电性连接。第二掺杂区位于井区中，且第二掺杂区与第二电压电性连接。
【专利说明】
瞬态电压抑制器、其静电防护元件及其阵列
技术领域
[0001]本发明涉及一种具有高反应速度的瞬态电压抑制器、其静电防护元件及其阵列。
【背景技术】
[0002]随着目前科技的高速发展，集成电路广泛用于电子装置中。一般而言，电子产品很容易受到突如其来且无法控制的静电放电(Electrostatic Discharge，简称:ESD)的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，对于电子产品的ESD问题，使用瞬态电压抑制器(Transient Voltage Suppressor，简称:TVS)是较为有效的解决方法。瞬态电压抑制器可使得ESD的能量快速通过瞬态电压抑制器予以释放，避免电子产品受到ESD的冲击而造成伤害。因此，现今电子产品对于瞬态电压抑制器的需求与依赖随之增加。而瞬态电压抑制器的典型应用是通用串行总线(USB)电源、数据线保护、数字视频接口、高速局部网、笔记本电脑、显示装置以及平面式面板显示器等。
[0003]对于高速接口应用(如高解析度多媒体接口(High-Definit1n MultimediaInterface，简称:HDMI 2.0)、显示端口 (Display port)、USB 3.x 等)而言，为了提升瞬态电压抑制器的反应速度，其尺寸与击穿电压(Breakdown Voltage)，会尽量设计地愈小愈好。然而，为了具有较好的静电放电效能，则会设计较大尺寸的瞬态电压抑制器。换言之，反应速度与静电放电效能处于一种权衡关系。
【发明内容】
[0004]本发明提供一种瞬态电压抑制器、其静电防护元件及其阵列，其具有较高的反应速度，有益于信号传递。
[0005]本发明提供一种瞬态电压抑制器，其包括:衬底、具有第一导电型的井区、具有第二导电型的第一掺杂区以及具有第二导电型的第二掺杂区。衬底为电性浮置。井区位于衬底中。第一掺杂区位于井区中，且第一掺杂区与第一电压电性连接。第二掺杂区位于井区中，且第二掺杂区与第二电压电性连接。
[0006]在本发明的一实施例中，上述第一掺杂区与第二掺杂区之间的井区上无栅极结构。
[0007]在本发明的一实施例中，还包括两个隔离结构位于衬底中。上述第一掺杂区与第二掺杂区位于两个隔离结构之间，且未与两个隔离结构接触。
[0008]在本发明的一实施例中，除了上述第一掺杂区之外以及第二掺杂区之外的井区中，在相同深度的第一导电型的掺杂浓度相同。
[0009]在本发明的一实施例中，上述衬底沿第一方向的掺杂浓度为波形曲线。波形曲线包括:多数个波峰以及多数个波谷。上述波峰分别位于两个隔离结构之一与第一掺杂区之间、第一掺杂区与第二掺杂区之间以及第二掺杂区与两个隔离结构之另一之间。上述波谷分别位于第一掺杂区以及第二掺杂区中。每一波谷位于相邻两个波峰之间。上述波峰与波谷沿第一方向相互交替。
[0010]在本发明的一实施例中，除了上述第一掺杂区之外以及第二掺杂区之外的井区中没有具有第一导电型的掺杂区。
[0011]在本发明的一实施例中，当第一导电型为P型，第二导电型为N型；当第一导电型为N型，第二导电型为P型。
[0012]本发明提供一种静电防护元件，其包括:上述瞬态电压抑制器以及至少一个二极管串联结构。至少一个二极管串联结构与上述瞬态电压抑制器并联。
[0013]在本发明的一实施例中，上述至少一个二极管串联结构包括:第一个二极管以及第二个二极管。上述第一个二极管位于瞬态电压抑制器的一侧。第一个二极管包括:具有第一导电型的第一井区、具有第二导电型的第三掺杂区以及具有第一导电型的第四掺杂区。第一井区位于衬底中。第三掺杂区位于第一井区中。第四掺杂区位于第一井区中。上述第四掺杂区与第二掺杂区电性连接。上述第二个二极管位于第一个二极管与瞬态电压抑制器之间。第二个二极管包括:具有第二导电型的第二井区、具有第二导电型的第五掺杂区以及具有第一导电型的第六掺杂区。第二井区位于衬底中。第五掺杂区位于第二井区中。第六掺杂区位于第二井区中。上述第五掺杂区与第一掺杂区电性连接。
[0014]在本发明的一实施例中，上述第三掺杂区与第六掺杂区电性连接输入/输出端(I/O)。上述第五掺杂区与第一掺杂区电性连接第一电压。上述第四掺杂区与第二掺杂区电性连接第二电压。上述第一电压大于第二电压。
[0015]在本发明的一实施例中，上述第二电压为接地电压。
[0016]在本发明的一实施例中，上述至少一个二极管串联结构包括:第三个二极管以及第四个二极管。第三个二极管位于第一个二极管与第二个二极管之间。第三个二极管包括:具有第一导电型的第三井区、具有第二导电型的第七掺杂区以及具有第一导电型的第八掺杂区。第三井区位于衬底中。第七掺杂区位于第三井区中。第八掺杂区位于第三井区中。上述第八掺杂区与第三掺杂区电性连接。第四个二极管位于第三个二极管与第二个二极管之间。第四个二极管包括:具有第二导电型的第四井区、具有第二导电型的第九掺杂区以及具有第一导电型的第十掺杂区。第四井区位于衬底中。第九掺杂区位于第四井区中。第十掺杂区位于第四井区中。上述第九掺杂区与第六掺杂区电性连接。
[0017]在本发明的一实施例中，上述第七掺杂区与第十掺杂区电性连接输入/输出端(I/O)。上述第五掺杂区与第一掺杂区电性连接第一电压。上述第四掺杂区与第二掺杂区电性连接第二电压。上述第一电压大于第二电压。
[0018]在本发明的一实施例中，上述第二电压为接地电压。
[0019]在本发明的一实施例中，还包括淡掺杂井区位于衬底与井区之间。淡掺杂井区与衬底的导电型不同。
[0020]本发明提供一种瞬态电压抑制器阵列，其包括:上述瞬态电压抑制器以及至少两个二极管串联结构。上述至少两个二极管串联结构与瞬态电压抑制器并联。至少两个二极管串联结构中的一个与第一输入/输出端(1/01)电性连接。而至少两个二极管串联结构中的另一个与第二输入/输出端(1/02)电性连接。
[0021]基于上述，本发明的瞬态电压抑制器具有相同导电型的第一掺杂区与第二掺杂区。由于第一掺杂区与第一电压电性连接，且第二掺杂区与第二电压电性连接，因此，相较于现有技术的三个接脚的瞬态电压抑制器，本发明的瞬态电压抑制器的面积较小，其可提升元件的反应速度。此外，由于本发明的瞬态电压抑制器的衬底为电性浮置，因此，静电放电电流便会沿着横向路径传输，而不会沿着垂直路径传输。如此一来，便可降低本发明的瞬态电压抑制器的击穿电压(BVceo)，以更加提升元件的反应速度。
[0022]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0023]图1为本发明的一实施例的瞬态电压抑制器的剖面示意图；
[0024]图2为图1中沿1-1’线的第一导电型与第二导电型的掺杂浓度曲线图；
[0025]图3为本发明第一与第二实施例的静电防护元件的电路示意图；
[0026]图4为本发明第一实施例的静电防护元件的剖面示意图；
[0027]图5为本发明第二实施例的静电防护元件的剖面示意图；
[0028]图6为本发明第三与第四实施例的静电防护元件的电路示意图；
[0029]图7为本发明第三实施例的静电防护元件的剖面示意图；
[0030]图8为本发明第四实施例的静电防护元件的剖面示意图；
[0031]图9为本发明的一实施例的瞬态电压抑制器阵列的电路示意图。
[0032]附图标记说明:
[0033]1:瞬态电压抑制器；
[0034]2、3、4、5:二极管串联结构；
[0035]2a、2b、3a、3b、3c、3d、4a、4b、5a、5b: 二极管；
[0036]10、20、30、40、50、60:隔离结构;
[0037]100:衬底；
[0038]102:井区；
[0039]108:第一井区；
[0040]114:第二井区；
[0041]122:第三井区；
[0042]128:第四井区；
[0043]104:第一掺杂区；
[0044]106:第二掺杂区；
[0045]110:第三掺杂区；
[0046]112:第四掺杂区；
[0047]116:第五掺杂区；
[0048]118:第六掺杂区；
[0049]124:第七掺杂区；
[0050]126:第八掺杂区；
[0051]130:第九掺杂区；
[0052]132:第十掺杂区；
[0053]120:淡掺杂井区；
[0054]I/O:输入/输出端；
[0055]1/01:第一输入/输出端；
[0056]1/02:第二输入/输出端；
[0057]N1、N2:波谷；
[0058]P1、P2、P3:波峰;
[0059]V1:第一电压；
[0060]V2:第二电压；
[0061]Xl ?X5:距离。
【具体实施方式】
[0062]在以下的实施例中，当第一导电型为P型，第二导电型为N型；当第一导电型为N型，第二导电型为P型。P型的掺质例如是硼或二氟化硼。N型的掺质例如是磷或是砷。在本实施例中，可以第一导电型为P型，第二导电型为N型为例来实施。但本发明并不以此为限，反之也可实施。
[0063]图1为本发明的一实施例的瞬态电压抑制器的剖面示意图。图2为图1中沿1-1’线的第一导电型与第二导电型的掺杂浓度曲线图。
[0064]请参照图1，本发明提供一种瞬态电压抑制器1，其包括:衬底100、具有第一导电型的井区102、具有第二导电型的第一掺杂区104、具有第二导电型的第二掺杂区106以及两个隔离结构10、20。衬底100为电性浮置。衬底100例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，简称:SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。在本实施例中，衬底100可具有N型掺杂。但本发明并不以此为限，在其他实施例中，衬底100也可具有P型掺杂。
[0065]井区102具有第一导电型，其位于衬底100中。井区102的掺质例如是硼或是二氟化硼，其掺杂浓度可例如是I X 11Vcm3至I X 10 1Vcm30第一掺杂区104与第二掺杂区106皆位于井区102中。第一掺杂区104与第二掺杂区106的掺质例如是磷或是砷，第一掺杂区104的掺杂浓度可例如是I X 12Vcm3至I X 10 22/cm3;而第二掺杂区106的掺杂浓度可例如是IX 1aVcm3至1X10 22/cm3。第一掺杂区104与第一电压Vl电性连接。第二掺杂区106与第二电压V2电性连接。在本实施例中，第一掺杂区104与井区102具有不同导电型，其可构成一个二极管。而第二掺杂区106与井区102也具有不同导电型，也可构成另一个二极管。
[0066]隔离结构10与隔离结构20皆位于衬底100中。第一掺杂区102与第二掺杂区104位于隔离结构10与隔离结构20之间，且未与隔离结构10与隔离结构20接触。隔离结构10与隔离结构20可例如是区域氧化结构(L0C0S)或浅沟渠隔离结构(STI)。隔离结构10与隔离结构20的材料可例如是氧化硅、氮化硅或其组合。
[0067]请同时参照图1与图2，衬底100沿1-1’线的第一导电型与第二导电型的掺杂浓度可例如是波形曲线。在本实施例中，Ι-Γ线可视为第一方向。上述波形曲线包括:波峰P1-P3以及波谷N1-N2。波谷NI位于波峰Pl与波峰P2之间；而波谷N2则位于波峰P2与波峰P3之间。波峰P1-P3与波谷N1-N2可沿1-1’线的方向相互交替。在本实施例中，距离X2表示第二掺杂区106的宽度，波谷NI区域的波形曲线表示具有第二导电型的第二掺杂区106的掺杂浓度；距离X4表示第一掺杂区104的宽度，波谷N2区域的波形曲线表示具有第二导电型的第一掺杂区104的掺杂浓度。
[0068]相同地，距离Xl表示第二掺杂区106与隔离结构20之间的距离，波峰Pl区域的波形曲线表示第二掺杂区106与隔离结构20之间的井区102 (具有第一导电型)的掺杂浓度。距离X3表示第一掺杂区104与第二掺杂区106之间的距离，波峰P2区域的波形曲线表示第一掺杂区104与第二掺杂区106之间的井区102 (具有第一导电型)的掺杂浓度；而距离X5表示第一掺杂区104与隔离结构10之间的距离，波峰P3区域的波形曲线则表示第一掺杂区104与隔离结构10之间的井区102 (具有第一导电型)的掺杂浓度。
[0069]由于除了第一掺杂区104之外以及第二掺杂区106之外的井区102中，并未具有第一导电型的掺杂区，因此，在井区102中具有相同深度的第一导电型的掺杂浓度相同。此夕卜，第一掺杂区104与第二掺杂区106之间的井区102上，没有栅极结构存在。
[0070]本发明的瞬态电压抑制器具有相同导电型的第一掺杂区与第二掺杂区。由于第一掺杂区与第一电压电性连接，且第二掺杂区与第二电压电性连接，因此，相较于现有技术的三个接脚的瞬态电压抑制器，本发明的瞬态电压抑制器的面积较小，其可提升元件的反应速度。此外，由于本发明的瞬态电压抑制器的衬底为电性浮置，因此，静电放电电流便会沿着横向路径传输，而不会沿着垂直路径传输。如此一来，便可降低瞬态电压抑制器的击穿电压(BVceo)，提升元件的反应速度。
[0071]图3为本发明第一与第二实施例的静电防护元件的电路示意图。图4为本发明第一实施例的静电防护元件的剖面示意图。图5为本发明第二实施例的静电防护元件的剖面示意图。
[0072]请参照图3，本发明提供一种静电防护元件，其包括瞬态电压抑制器I以及二极管串联结构2。瞬态电压抑制器I与二极管串联结构2并联。瞬态电压抑制器I与二极管串联结构2的一端电性连接第一电压VI。瞬态电压抑制器I与二极管串联结构2的另一端电性连接第二电压V2。二极管串联结构2包括第一个二极管2a与第二个二极管2b。第一个二极管2a与第二个二极管2b电性连接输入/输出端I/O。第一电压Vl大于第二电压V2。在一实施例中，第二电压V2为接地电压。例如，当有正静电事件发生在输入/输出端(I/O)时，输入/输出端(I/O)接收正的静电电压，使得第一个二极管2a的正极电压大于负极电压，第一个二极管2a成为顺向偏压的状态而导通。藉此，静电放电电流可通过第一个二极管2a，再经由瞬态电压抑制器I。当瞬态电压抑制器I击穿之后，则可将静电放电电流引导到接地端。由于本发明的瞬态电压抑制器的衬底为电性浮置，因此，静电放电电流便会沿着横向路径传输，而不会沿着垂直路径传输。如此一来，便可降低瞬态电压抑制器的击穿电压(BVceo)，提升元件的反应速度。
[0073]详细地说，请参照图4，本发明的静电防护元件包括瞬态电压抑制器I以及二极管串联结构2。瞬态电压抑制器I (如图1所示)已在上述段落说明，在此便不再赘述。二极管串联结构2包括第一个二极管2a与第二个二极管2b。第二个二极管2b位于第一个二极管2a与瞬态电压抑制器I之间。
[0074]第一个二极管2a包括:具有第一导电型的第一井区108、具有第二导电型的第三掺杂区110以及具有第一导电型的第四掺杂区112。第一井区108位于衬底100中。第一井区108的掺质例如是硼或是二氟化硼，其掺杂浓度可例如是I X 11Vcm3至I X 10 17/cm3。第三掺杂区110与第四掺杂区112皆位于第一井区108中。第三掺杂区110的掺质例如是磷或是砷，第三掺杂区110的掺杂浓度可例如是I X 1aVcm3至I X 10 22cm3。第四掺杂区112的掺质例如是硼或是二氟化硼，第四掺杂区112的掺杂浓度可例如是I X 1aVcm3至IXlO22/
3
cm ο
[0075]第二个二极管2b包括:具有第二导电型的第二井区114、具有第二导电型的第五掺杂区116以及具有第一导电型的第六掺杂区118。第二井区114位于衬底100中。第二井区114的掺质例如是磷或是砷，第二井区114的掺杂浓度可例如是I X 11Vcm3至1X10 17/cm3。第五掺杂区116与第六掺杂区118皆位于第二井区114中。第五掺杂区116的掺质例如是磷或是砷，第五掺杂区116的掺杂浓度可例如是I X 1aVcm3至1X10 22/cm3。第六掺杂区118的掺质例如是硼或是二氟化硼，第六掺杂区118的掺杂浓度可例如是IXlOaVcm3至 IX 12Vcm3。
[0076]瞬态电压抑制器I的第一掺杂区104以及第二个二极管2b的第五掺杂区116与第一电压Vl电性连接。瞬态电压抑制器I的第二掺杂区106以及第一个二极管2a的第四掺杂区112与第二电压V2电性连接。第一电压Vl大于第二电压V2。在本实施例中，第二电压V2为接地电压。而第一个二极管2a的第三掺杂区110以及第二个二极管2b的第六掺杂区118则与输入/输出端I/O电性连接。
[0077]另外，图4的静电防护元件可以还包括位于衬底100中的隔离结构10、20、30以及40。隔离结构10、20位于瞬态电压抑制器I的两侧。隔离结构30、40位于第一个二极管2a的两侧，且隔离结构30位于第一个二极管2a与第二个二极管2b之间。隔离结构10、20、30以及40可避免瞬态电压抑制器1、第一个二极管2a以及第二个二极管2b之间的漏电流(Leakage Current)。如此一来，其可使得本发明的静电防护元件具有较低的输入电容，以有利信号品质，更适合高速接口应用的电子元件。
[0078]请参照图5，图5的静电防护元件与图4静电防护元件相似，其不同之处在于:图5的静电防护元件还包括淡掺杂井区120位于衬底100与井区102、第一井区108以及第二井区114之间。淡掺杂井区120的掺质例如是磷或是砷，淡掺杂井区120的掺杂浓度可例如是IX 11Vcm3至IXlO1Vcm3O在本实施例中，淡掺杂井区120与衬底100的导电型不同。举例来说，当衬底100为P型掺杂，淡掺杂井区120为N型掺杂。
[0079]图6为本发明第三与第四实施例的静电防护元件的电路示意图。图7为本发明第三实施例的静电防护元件的剖面示意图。图8为本发明第四实施例的静电防护元件的剖面示意图。
[0080]请参照图6，本发明提供另一种静电防护元件，其包括瞬态电压抑制器I以及二极管串联结构3。瞬态电压抑制器I与二极管串联结构3并联。二极管串联结构3包括:第一个二极管3a、第二个二极管3b、第三个二极管3c以及第四个二极管3d。瞬态电压抑制器I与二极管串联结构3的一端电性连接第一电压VI。瞬态电压抑制器I与二极管串联结构3的另一端电性连接第二电压V2。第三个二极管3c以及第四个二极管3d电性连接输入/输出端I/o。
[0081]详细地说，请参照图7，本发明的静电防护元件包括瞬态电压抑制器I以及二极管串联结构3。瞬态电压抑制器I (如图1所示)已在上述段落说明，在此便不再赘述。二极管串联结构3包括:第一个二极管3a、第二个二极管3b、第三个二极管3c以及第四个二极管3d。第一个二极管3a与第二个二极管3b的结构与第一个二极管2a与第二个二极管2b的结构相似，也已在上述段落说明，在此便不再赘述。第三个二极管3c与第四个二极管3d皆位于第一个二极管3a与第二个二极管3b之间，而第四个二极管3d则位于第三个二极管3c与第二个二极管3b之间。
[0082]第三个二极管3c包括:具有第一导电型的第三井区122、具有第二导电型的第七掺杂区124以及具有第一导电型的第八掺杂区126。第三井区122的掺质例如是硼或是二氟化硼，其掺杂浓度可例如是I X 11Vcm3至lX1017/cm3。第七掺杂区124与第八掺杂区126皆位于第三井区122中。第七掺杂区124的掺质例如是磷或是砷，第七掺杂区124的掺杂浓度可例如是I X 12Vcm3至I X 10 22/cm3。第八掺杂区126的掺质例如是硼或是二氟化硼，第八掺杂区126的掺杂浓度可例如是IX 1aVcm3至lX1022/cm3。
[0083]第四个二极管3d包括:具有第二导电型的第四井区128、具有第二导电型的第九掺杂区130以及具有第一导电型的第十掺杂区132。第四井区128位于衬底100中。第四井区128的掺质例如是磷或是砷，第四井区128的掺杂浓度可例如是I X 11Vcm3至1X10 17/cm3。第九掺杂区130与第十掺杂区132皆位于第四井区128中。第九掺杂区130的掺质例如是磷或是砷，第九掺杂区130的掺杂浓度可例如是I X 1aVcm3至1X10 22/cm3。第十掺杂区132的掺质例如是硼或是二氟化硼，第十掺杂区132的掺杂浓度可例如是IXlOaVcm3至 IX 12Vcm3。
[0084]瞬态电压抑制器I的第一掺杂区104以及第二个二极管3b的第五掺杂区116与第一电压Vl电性连接。瞬态电压抑制器I的第二掺杂区106以及第一个二极管3a的第四掺杂区112与第二电压V2电性连接。第一电压Vl大于第二电压V2。在本实施例中，第二电压V2为接地电压。第二个二极管3b的第六掺杂区118与第四个二极管3d的第九掺杂区130电性连接。而第四个二极管3d的第十掺杂区132以及第三个二极管3c的第七掺杂区124与输入/输出端I/O电性连接。第三个二极管3c的第八掺杂区126与第一个二极管3a的第三掺杂区110电性连接。
[0085]另外，图7的静电防护元件还包括隔离结构10至隔离结构60位于衬底100中。隔离结构10、60分别位于静电防护元件的两侧。隔离结构20至隔离结构50分别位于瞬态电压抑制器I与第二个二极管3b之间、第二个二极管3b与第四个二极管3d之间、第四个二极管3d与第三个二极管3c之间以及第三个二极管3c与第一个二极管3a之间。隔离结构10至隔离结构60可避免瞬态电压抑制器1、第一个二极管3a、第二个二极管3b、第三个二极管3c以及第四个二极管3d之间的漏电流现象发生。如此一来，其可使得本发明的静电防护元件具有较低的输入电容，以有利信号品质，更适合高速接口应用的电子元件。
[0086]请参照图8，图8的静电防护元件与图7静电防护元件相似，其不同之处在于:图8的静电防护元件还包括淡掺杂井区120位于衬底100与井区102、第一井区108、第二井区114、第三井区122以及第四井区128之间。淡掺杂井区120的掺质例如是磷或是砷，淡掺杂井区120的掺杂浓度可例如是IX 11Vcm3至IX 10 17/cm3。在本实施例中，淡掺杂井区120与衬底100的导电型不同。举例来说，当淡掺杂井区120为N型掺杂，而衬底100则为P型掺杂。
[0087]图9为本发明的一实施例的瞬态电压抑制器阵列的电路示意图。
[0088]请参照图9，本发明提供一种瞬态电压抑制器阵列，其包括:瞬态电压抑制器1、二极管串联结构4以及二极管串联结构5。二极管串联结构4、二极管串联结构5以及瞬态电压抑制器I相互并联。瞬态电压抑制器I与二极管串联结构4的一端电性连接第一电压Vlo瞬态电压抑制器I与二极管串联结构4的另一端电性连接第二电压V2。二极管串联结构4包括第一个二极管4a与第二个二极管4b。第一个二极管4a与第二个二极管4b电性连接第一输入/输出端1/01。二极管串联结构5包括第一个二极管5a与第二个二极管5bο第一个二极管5a与第二个二极管5b电性连接第二输入/输出端1/02。虽然本实施例的瞬态电压抑制器阵列包括两个输入/输出端以及两个二极管串联结构。但本发明并不以此为限，在其他实施例中，瞬态电压抑制器阵列也可包括多数个输入/输出端以及多数个二极管串联结构，以符合电子元件的设计。
[0089]综上所述，本发明的瞬态电压抑制器具有相同导电型的第一掺杂区与第二掺杂区。由于第一掺杂区与第一电压电性连接，且第二掺杂区与第二电压电性连接，因此，相较于现有技术的三个接脚的瞬态电压抑制器，本发明的瞬态电压抑制器的面积较小，其可提升元件的反应速度。另外，由于本发明的瞬态电压抑制器的衬底为电性浮置，因此，静电放电电流便会沿着横向路径传输，而不会沿着垂直路径传输。如此一来，便可降低本发明的瞬态电压抑制器的击穿电压，以更加提升元件的反应速度。此外，本发明的隔离结构可使得瞬态电压抑制器与各个二极管的井区彼此电性隔绝，进而使得本发明的静电防护元件具有较低的输入电容，以提升信号品质。
[0090]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种瞬态电压抑制器，其特征在于，包括: 衬底，所述衬底为电性浮置； 具有第一导电型的井区，位于所述衬底中； 具有第二导电型的第一掺杂区，位于所述井区中，所述第一掺杂区与第一电压电性连接；以及 具有所述第二导电型的第二掺杂区，位于所述井区中，所述第二掺杂区与第二电压电性连接。2.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂区与所述第二掺杂区之间的所述井区上无栅极结构。3.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括两个隔离结构，位于所述衬底中，其中所述第一掺杂区与所述第二掺杂区位于所述两个隔离结构之间，未与所述两个隔离结构接触。4.根据权利要求3所述的瞬态电压抑制器，其特征在于，除了所述第一掺杂区之外以及所述第二掺杂区之外的所述井区中，在相同深度的所述第一导电型的掺杂浓度相同。5.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述衬底沿第一方向的掺杂浓度为波形曲线，所述波形曲线包括: 多数个波峰，分别位于所述两个隔离结构之一与所述第一掺杂区之间、所述第一掺杂区与所述第二掺杂区之间以及所述第二掺杂区与所述两个隔离结构之另一之间；以及多数个波谷，分别位于所述第一掺杂区以及所述第二掺杂区中，其中每一波谷位于相邻两个波峰之间，其中所述些波峰与所述些波谷沿所述第一方向相互交替。6.根据权利要求1所述的瞬态电压抑制器，其特征在于，除了所述第一掺杂区之外以及所述第二掺杂区之外的所述井区中并未具有所述第一导电型的掺杂区。7.根据权利要求1所述的瞬态电压抑制器，其特征在于，当所述第一导电型为P型，所述第二导电型为N型；当所述第一导电型为N型，所述第二导电型为P型。8.一种静电防护元件，其特征在于，包括: 如权利要求1至7中的任一项所述的瞬态电压抑制器；以及 至少一个二极管串联结构，与所述瞬态电压抑制器并联。9.根据权利要求8所述的静电防护元件，其特征在于，所述至少一个二极管串联结构包括: 第一个二极管，位于所述瞬态电压抑制器的一侧，所述第一个二极管包括: 具有所述第一导电型的第一井区，位于所述衬底中； 具有所述第二导电型的第三掺杂区，位于所述第一井区中；以及具有所述第一导电型的第四掺杂区，位于所述第一井区中，其中所述第四掺杂区与所述第二掺杂区电性连接；以及 第二个二极管，位于所述第一个二极管与所述瞬态电压抑制器之间，其中所述第二个二极管包括: 具有所述第二导电型的第二井区，位于所述衬底中； 具有所述第二导电型的第五掺杂区，位于所述第二井区中；以及 具有所述第一导电型的第六掺杂区，位于所述第二井区中，其中所述第五掺杂区与所述第一掺杂区电性连接。10.根据权利要求9所述的静电防护元件，其特征在于，所述第三掺杂区与所述第六掺杂区电性连接输入/输出端； 所述第五掺杂区与所述第一掺杂区电性连接所述第一电压；以及所述第四掺杂区与所述第二掺杂区电性连接所述第二电压，其中所述第一电压大于所述第二电压。11.根据权利要求10所述的静电防护元件，其特征在于，所述第二电压为接地电压。12.根据权利要求9所述的静电防护元件，其特征在于，所述至少一个二极管串联结构包括: 第三个二极管，位于所述第一个二极管与所述第二个二极管之间，所述第三个二极管包括: 具有所述第一导电型的第三井区，位于所述衬底中； 具有所述第二导电型的第七掺杂区，位于所述第三井区中；以及具有所述第一导电型的第八掺杂区，位于所述第三井区中，其中所述第八掺杂区与所述第三掺杂区电性连接；以及 第四个二极管，位于所述第三个二极管与所述第二个二极管之间，其中所述第四个二极管包括: 具有所述第二导电型的第四井区，位于所述衬底中； 具有所述第二导电型的第九掺杂区，位于所述第四井区中；以及具有所述第一导电型的第十掺杂区，位于所述第四井区中，其中所述第九掺杂区与所述第六掺杂区电性连接。13.根据权利要求12所述的静电防护元件，其特征在于，所述第七掺杂区、所述第十掺杂区电性连接输入/输出端； 所述第五掺杂区与所述第一掺杂区电性连接所述第一电压； 所述第四掺杂区与所述第二掺杂区电性连接所述第二电压，其中所述第一电压大于所述第二电压。14.根据权利要求13所述的静电防护元件，其特征在于，所述第二电压为接地电压。15.根据权利要求8所述的静电防护元件，其特征在于，还包括淡掺杂井区，位于所述衬底与所述井区之间，其中所述淡掺杂井区与所述衬底的导电型不同。16.一种瞬态电压抑制器阵列，其特征在于，包括: 如权利要求1至7中的任一项所述的瞬态电压抑制器；以及 至少两个二极管串联结构，与所述瞬态电压抑制器并联， 其中所述至少两个二极管串联结构中的一个，与第一输入/输出端电性连接，而所述至少两个二极管串联结构中的另一个，与第二输入/输出端电性连接。
【文档编号】H01L27/02GK105990320SQ201510045415
【公开日】2016年10月5日
【申请日】2015年1月29日
【发明人】洪根刚, 温兆均
【申请人】力祥半导体股份有限公司