半导体封装、半导体封装结构及制造半导体封装的方法
【专利摘要】本发明公开了一种半导体封装、半导体封装结构及制造半导体封装的方法，以改善半导体封装的稳定性。其中该半导体封装结构包括：半导体封装。该半导体封装包括：半导体祼芯片、重分布层结构和导电柱结构。其中，该重分布层结构耦接至该半导体祼芯片，该导电柱结构设置在该重分布层结构中远离该祼芯片的表面上，并耦接至该重分布层结构。
【专利说明】
半导体封装、半导体封装结构及制造半导体封装的方法
技术领域
[0001 ] 本发明涉及一种半导体封装结构，特别是涉及一种混合的DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)封装结构。
【背景技术】
[0002]POP(Package-on_Package，封装上封装或叠层封装)结构是一种用于垂直组合离散的SOC (System-On-Ch i P，片上系统)和存储器封装的集成电路封装方法。使用标准接口(standard interface)来将两个或更多的封装安装(如堆叠)于彼此之顶上，从而在这些封装之间路由信号。POP封装结构允许设备具有更高的组件密度，设备例如为移动电话、个人数字助理(Personal Digital Assistant，PDA)或数码相机。
[0003]对于具有增强了的集成水平、改进了的性能、带宽、延迟、功率、重量和形状因子(form factor)的存储器应用，信号垫与接地垫的比率在改善親合效应中变得重要。
[0004]如此，期望创新的半导体封装结构。
【发明内容】
[0005]有鉴于此，本发明提供了一种半导体封装、半导体封装结构及制造半导体封装的方法，以改善半导体封装的稳定性。
[0006]本发明提供了一种半导体封装，包括:第一半导体裸芯片；第一重分布层结构，耦接至该第一半导体裸芯片；以及导电柱结构，设置在该第一重分布层结构中远离该第一裸芯片的表面上，其中该导电柱结构耦接至该第一重分布层结构。
[0007]其中，该导电柱结构包括:金属堆叠，该金属堆叠包括:导电插塞和与该导电插塞接触的焊帽。
[0008]其中，该导电插塞在平面视图中为正方形、矩形、圆形、八角形或者椭圆形。
[0009]其中，在平面视图中，该导电插塞具有与对应的该第一重分布层结构中的重分布层接触垫相似的形状。
[0010]其中，在平面视图中，该导电插塞为能够围绕该导电插塞的中心点180°旋转的2重旋转对称结构。
[0011]本发明提供了一种半导体封装结构，包括:第一半导体封装，该第一半导体封装为如上所述的半导体封装。
[0012]其中，进一步包括:第二半导体封装，堆叠在该第一半导体封装之上，并且包括:主体，具有裸芯片接触面和相对于该裸芯片接触面的凸块接触面；以及第二动态随机存取存储器裸芯片，安装在该裸芯片接触面之上并且通过接合线耦接至该主体。
[0013]其中，该第一半导体封装还包括:第一动态随机存取存储器裸芯片，安装于该第一半导体裸芯片之上;其中，该第一动态随机存取存储器裸芯片的输入/输出引脚数量不同于该第二动态随机存取存储存储器裸芯片的输入/输出引脚数量。
[0014]其中，该第二半导体封装进一步包括:额外的动态随机存取存储器裸芯片，嵌入于该第二半导体封装中；其中，该额外的动态随机存取存储器裸芯片具有穿过该额外的动态随机存取存储器裸芯片而形成的硅通孔互连结构;其中，该额外的动态随机存取存储器裸芯片的输入/输出引脚数量不同于该第二动态随机存取存储器裸芯片的输入/输出引脚数量。
[0015]其中，该第一动态随机存取存储器裸芯片的输入/输出引脚数量大于该第二动态随机存取存储器裸芯片的输入/输出引脚数量的8倍。
[0016]其中，该第一半导体裸芯片具有第一接垫，该第一重分布层结构耦接至该第一接垫;该第一半导体封装还包括:第一通孔，设置在该第一半导体裸芯片之上，并且耦接至该第一接垫。
[0017]其中，该第一半导体封装为片上系统封装，该第一半导体裸芯片为片上系统裸芯片;该第一动态随机存取存储器裸芯片耦接至该第一半导体裸芯片之上的该第一通孔以及该第一重分布层结构。
[0018]其中，该第一动态随机存取存储器裸芯片设置在该第一半导体裸芯片和该第一重分布层结构之间。
[0019]其中，该第一半导体封装还包括:模塑料，围绕该第一半导体裸芯片以及该第一动态随机存取存储器裸芯片，并且与该第一重分布层结构、该第一半导体裸芯片以及该第一动态随机存取存储器裸芯片接触。
[0020]其中，多个第二通孔穿过该第二半导体封装和该第一重分布层结构之间的该模塑料;该第二半导体封装通过该多个第二通孔耦接至该第一重分布层结构中的导电线路。[0021 ]其中，该多个第二通孔围绕该第一半导体裸芯片。
[0022]其中，多个第三通孔穿过该第一半导体裸芯片和该第一重分布层结构之间的该模塑料；该第一半导体裸芯片通过该多个第三通孔耦接至该第一重分布层结构中的导电线路。
[0023]其中，该多个第三通孔围绕该第一动态随机存取存储器裸芯片。
[0024]其中，该第二半导体封装为动态随机存取存储器封装;该动态随机存取存储器封装包括:第二重分布层结构，设置在该凸块接触面之上。
[0025]其中，该额外的动态随机存取存储器裸芯片设置在该主体和该第二重分布层结构之间。
[0026]其中，进一步包括:基底，其中该第一半导体封装通过该导电柱结构安装于该基底之上。
[0027]本发明提供了一种制造半导体封装的方法，包括:将半导体裸芯片设置在载体之上，其中，该半导体裸芯片具有位于该半导体裸芯片的顶面上的导电通孔，该顶面远离该载体，其中，该导电通孔耦接至该半导体裸芯片的裸芯片垫;应用模塑料至该载体，以形成模塑基底;在该模塑料上形成重分布层结构，并且该重分布层结构耦接至该半导体裸芯片;在该重分布层结构之上形成耦接至该重分布层结构的导电柱结构；自该半导体裸芯片的背面移除该载体。
[0028]其中，形成该导电柱结构的步骤包括:形成穿过所述重分布层结构中的钝化层的开口，该开口设置在对应该重分布层结构中的重分布接触垫的位置;形成填充该开口并连接至该重分布层接触垫的导电插塞，其中该导电插塞凸出于该重分布层结构；以及在该导电插塞上形成一焊帽。
[0029]其中，进一步包括:在应用该模塑料至该载体之前，在该载体上设置通孔结构以及该通孔结构位于该半导体裸芯片的旁边。
[0030]本发明实施例的有益效果是:
[0031]以上的半导体封装，利用导电柱结构来改善其稳定性。
【附图说明】
[0032]图1是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:混合的SOC封装和堆叠在该混合的SOC封装之上的DRAM封装。
[0033]图2是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:SOC封装和堆叠在该SOC封装之上的混合的DRAM封装。
[0034]图3A?3E是用于说明根据本发明一些实施例的制造半导体封装的方法的横截面示意图。
[0035]图4A?4E是根据本发明一些实施例的导电柱结构中的导电插塞(plug)和RDL(Redistribut1n Layer，重分布层或重新布线层)结构中的RDL接触垫的形状的平面示意图。
[0036]图5是根据本发明一些实施例的含有SOC封装和堆叠于其上的DRAM封装的半导体封装结构的横截面示意图。
[0037]图6是根据本发明一些实施例的含有SOC封装和堆叠于其上的DRAM封装的半导体封装的横截面示意图。
【具体实施方式】
[0038]在本申请说明书及权利要求当中，使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“親接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0039]本发明将参考特定的实施例和相关附图进行描述，但是本发明并不局限于该特定的实施例和附图，并且本发明仅由权利要求进行限制。描述的附图仅是原理图并且不具有限制含义。在附图中，出于说明目的而夸大了某些组件的尺寸，并且附图并非是按比例绘制。附图中的尺寸和相对尺寸并不对应本发明实践中的真实尺寸。
[0040]图1是根据本发明一些实施例的半导体封装结构500a的横截面示意图，该半导体封装结构500a包括:混合的SOC封装300a和堆叠在该混合的SOC封装300a之上的DRAM封装400a。在一些实施例中，半导体封装结构500a可以是POP半导体封装结构。半导体封装结构500a包括:安装于基底200上的至少两个垂直堆叠的晶圆级(wafer-level)半导体封装。在本实施例中，该垂直堆叠的晶圆级半导体封装包括:混合的SOC封装300a和垂直堆叠于该混合的SOC封装300a之上的DRAM封装400a。[0041 ] 如图1所示，基底200(例如印刷电路版(Printed Circuit BoarcUPCB))可以由PP(polypropy Iene，聚丙稀)形成。需要注意的是:基底200可以为单层结构或多层结构。多个接垫(pad)和/或导电线路(conductive trace)(均未图示)设置于基底200的裸芯片接触面202之上。在一个实施例中，导电线路可以包括:信号线路部分或接地线路部分，用于SOC封装300a和DRAM封装400a的输入/输出(I/O)连接。另外，SOC封装300a可以直接安装于导电线路之上。在一些其它实施例中，接垫设置于裸芯片接触面202之上，并且连接至导电线路的不同端。SOC封装300a直接安装于接垫上。
[0042]如图1所示，混合的SOC封装300a通过接合工艺(bonding process)安装于基底200的裸芯片接触面202之上。混合的SOC封装300a通过导电结构322安装于基底200之上。混合的SOC封装300a可以是含SOC裸芯片302、DRAM裸芯片600和RDL结构316的三维(3D)半导体封装。例如，SOC裸芯片302可以包括:逻辑裸芯片，该逻辑裸芯片包括如下至少一项:CPU(Central Processing Unit，中央处理单元)、GPU(Graphic Processing Unit，图像处理单元)和DRAM控制器。DRAM裸芯片600可以包括宽I/0(Wide I/0)DRAM裸芯片，垂直堆叠于SOC裸芯片302之上。在本实施例中，通过TSV(Through Silicon Via，娃通孔)技术装配混合的SOC封装300a中的DRAM裸芯片600。混合的SOC封装300a中的SOC裸芯片302和DRAM裸芯片600由通孔(诸如通孔308，310)互相连接和/或连接至RDL结构316。需要注意的是:SOC裸芯片302的数量和DRAM裸芯片600的数量并不限制于公开的实施例。
[0043]如图1所示，SOC裸芯片302具有后表面302a和前表面302b。通过覆晶技术装配SOC裸芯片302 JOC裸芯片302的后表面302a接近或者对齐于混合的SOC封装300a的顶面。SOC裸芯片302的接垫304设置于前表面302b之上，以电性连接至SOC裸芯片302的电路(未示出)。在一些实施例中，接垫304属于SOC裸芯片302的互连结构(未示出)的最上层金属层。SOC裸芯片302的接垫304与对应的通孔308接触。
[0044]如图1所示，DRAM裸芯片600堆叠于SOC裸芯片302的前表面302b之上。DRAM裸芯片600通过设置于SOC裸芯片302之上的通孔308耦接至SOC裸芯片302的接垫304 ARAM裸芯片600可以包括:穿过DRAM裸芯片600而形成的TSV内连结构602。排列为阵列的TSV内连结构602可用于从DRAM裸芯片600向SOC裸芯片302和/或基底200传送1/0信号、接地信号或功率信号。TSV内连结构602可以设计为符合引脚布置规则，例如JEDEC(Joint Electron DeviceEngineering Council，固态技术协会)的宽1/0内存规范。需要注意的是，阵列中的TSV内连结构的数量由DRAM裸芯片600和安装于其上的SOC裸芯片302的设计而确定，并且不限制于公开的范围。通孔308耦接至TSV内连结构602。
[0045]如图1所示，混合的SOC封装300a另外包括:模塑料(molding compound)312，围绕在SOC裸芯片302和DRAM裸芯片600的周围并且填充SOC裸芯片302和DRAM裸芯片600周围的任何间隙。模塑料312与SOC裸芯片302和DRAM裸芯片600接触。模塑料312也覆盖SOC裸芯片302的前表面302b。在一些实施例中，模塑料312可以由非导电材料形成，例如环氧树脂、树指、可塑聚合物(moldable polymer)，等等。模塑料312在基本上为液体时使用，然后通过化学反应固化，例如在环氧树脂或者树脂中。在一些其它实施例中，模塑料312可以是紫外的(ultrav1let ;UV)或者热固化的聚合物，该聚合物作为能够设置在SOC裸芯片302和DRAM裸芯片600附近的凝胶或者可塑固体，然后通过UV工艺或者热固化工艺使该聚合物固化。模塑料312能够以模型固化。
[0046]如图1所示，混合的SOC封装300a另外包括:RDL结构316，设置于DRAM裸芯片600和SOC裸芯片302之上，以便于DRAM裸芯片600位于SOC裸芯片302和RDL结构316之间。RDL结构316可以与模塑料312和DRAM裸芯片600的TSV内连结构602接触。在一些实施例中，RDL结构316可以具有一个或多个设置于一个或多个IMD(Intermetal Dielectric，金属间电介质)层317中的导电线路318。导电线路318电性连接至对应的RDL接触垫320 ADL接触垫320暴露于钝化层321的开口处。但是，需要注意的是:图1所示的导电线路318的数量、IMD层317的数量和RDL接触垫320的数量仅是举例，并不用于限制本发明。
[0047]如图1所示，混合的SOC封装300a另外包括:导电结构322，设置于RDL结构316中远离DRAM裸芯片600和SOC裸芯片302的表面。导电结构322通过RDL接触垫320耦接至导电线路318。在一些实施例中，导电结构322可以包括:导电凸块结构(例如铜凸块或焊料凸块结构)、导电柱结构、导电线结构或者导电胶结构。
[0048]如图1所示，DRAM裸芯片600使用TSV内连结构602和通孔308来将SOC裸芯片302的接垫304连接至RDL结构316的导电线路318。另外，通孔310穿过SOC裸芯片302和RDL结构316之间的模塑料312，S0C裸芯片302的接垫306通过该通孔310耦接至RDL结构316的导电线路318。通孔310围绕DRAM裸芯片600。
[0049]如图1所示，设计导电线路318自SOC裸芯片302的接垫304和306以及DRAM裸芯片600的TSV内连结构602中的一个或多个散出(fan out)，以提供SOC裸芯片302、DRAM裸芯片600和RDL接触垫320之间的电性连接。因此，RDL接触垫320可以具有比SOC裸芯片302的接垫304和306以及DRAM裸芯片600的TSV内连结构602更大的接合节距(bond pitch)，该具有更大接合节距的RDL接触垫320适用于球栅阵列或者另外的封装安装系统。
[0050]如图1所示，DRAM封装400a通过接合工艺堆叠在混合的SOC封装300a之上。在一个实施例中，DRAM封装400a是具有符合引脚布置规则(如JEDEC LPDDR I/O内存规范)的LPDDRDRAM(Low-Power Double Data Rate DRAM，低功耗双倍速率DRAM)封装。DRAM封装400a包括:主体418和至少一个LPDDR DRAM裸芯片，例如堆叠于主体418之上的三个LPDDR DRAM裸芯片402、404和406。主体418具有裸芯片接触面420和相对于裸芯片接触面420的凸块接触面422。在一些实施例中，宽I/O DRAM裸芯片的I/O引脚数量设计为不同于每个LPDDR DRAM裸芯片402、404和406的I/O引脚数量。在一个实施例中，宽I/O DRAM裸芯片的I/O引脚数量大于每个LPDDR DRAM裸芯片402、404和406的I/O引脚数量的8倍。在本实施例中，如图1所示，有三个LPDDR DRAM裸芯片402、404和406安装于主体418的裸芯片接触面420之上。LPDDRDRAM裸芯片404使用粘贴剂(未示出)堆叠于LPDDR DRAM裸芯片402之上，以及LPDDR DRAM裸芯片406使用粘贴剂(paste)堆叠于LPDDR DRAM裸芯片404之上。LPDDR DRAM裸芯片402、404和406可以由接合线親接至主体418，例如接合线414和416，接合线414的两端分别连接金属垫424和LPDDR DRAM裸芯片402的接垫408，接合线416的两端分别连接金属垫426和LPDDRDRAM裸芯片406的接垫410。但是，堆叠的DRAM设备的数量不限制于公开的实施例。可选地，图1所示的三个LPDDR DRAM裸芯片402、404和406可以并排(side by side)布置。如此，LPDDR DRAM裸芯片402、404和406可以使用粘贴剂而安装于主体418的裸芯片接触面420上。主体418可以包括:电路428和金属垫424、426和430。金属垫424和426设置于电路428接近于裸芯片接触面420的顶部之上。金属垫430设置在电路428接近于凸块接触面422的底部之上。多个导电结构432设置于主体418的凸块接触面422之上，DRAM封装400a的电路428与RDL结构316的导电线路318通过该多个导电结构432实现内部连接。在一些实施例中，导电结构432可以包括:导电凸块结构(如铜凸块或者焊料凸块结构)、导电柱结构、导电线结构或者导电胶结构。在一些实施例中，通孔314穿过混合的SOC封装300a中的DRAM封装400a和RDL结构316之间的模塑料312，DRAM封装400a通过该通孔314耦接至RDL结构316的导电线路318。通孔314围绕SOC裸芯片302和DRAM裸芯片600。
[0051 ] 在一个实施例中，如图1所示，DRAM封装400a另外包括:模塑料412，覆盖主体418的裸芯片接触面420，并且包封(encapsulating)LPDDR DRAM裸芯片402、404和406，以及接合线414和416。
[0052]图2是根据本发明另一些实施例的半导体封装结构500b的横截面示意图，该半导体封装结构500b包括:SOC封装300b以及堆叠在该SOC封装300b之上的混合的DRAM封装400b。出于简洁，下文实施例涉及的组件中，相同或者类似于前述图1中的组件不再重复。半导体封装结构500a和半导体封装结构500b之间的不同在于:半导体封装结构500b包括:纯的SOC封装300b和垂直地堆叠于该纯的SOC封装300b上的混合的DRAM封装400b。
[0053]如图2所示，SOC封装300b为含有SOC裸芯片302和RDL结构316的半导体封装。该SOC封装300b不包括任何集成于其中的DRAM裸芯片。SOC封装300b中的SOC裸芯片302由通孔(如通孔310)连接至RDL结构316 AOC裸芯片302的接垫304与对应的通孔310接触。需要注意的是，SOC裸芯片302的数量不限制于公开的实施例。
[0054]如图2所示，混合的DRAM封装400b通过接合工艺堆叠在SOC封装300b之上。混合的DRAM封装400b为三维半导体封装，该三维半导体封装包括:堆叠在TSV DRAM封装之上的线接合的DRAM封装。在本实施例中，混合的DRAM封装400b为LPDDR DRAM/宽I/O DRAM混合封装，该LPDDR DRAM/宽I/O DRAM混合封装包括:LTODR DRAM裸芯片，符合特定引脚布置规则(如JEDEC LPDDR I/O内存规范)；以及宽I/O DRAM裸芯片，符合其它特定的引脚布置规则(如JEDEC宽I/O内存规范)。混合的DRAM封装400b包括:主体418、堆叠于主体418之上的至少一个LPDDR DRAM裸芯片和堆叠于主体418之上的至少一个宽I/O DRAM裸芯片。在如图2所示的一些实施例中，存在三个LPDDR DRAM裸芯片402、404和406安装于主体418的裸芯片接触面420之上。LPDDR DRAM裸芯片404使用粘贴剂(未示出)堆叠于LPDDR DRAM裸芯片402之上，以及LPDDR DRAM裸芯片406使用粘贴剂(未示出)堆叠在LPDDR DRAM裸芯片404之上。LPDDRDRAM裸芯片402、404和406由接合线耦接至主体418，例如接合线414和416。但是，堆叠的LPDDR DRAM裸芯片的数量不限制于公开的实施例。可选地，图2所示的三个LPDDR DRAM裸芯片402、404和406可以并排地设置。如此，LI3DDR DRAM裸芯片402、404和406可以使用粘贴剂来粘贴于主体418的裸芯片接触面420上。
[0055]在一个实施例中，如图2所示，主体418可以包括:电路(未示出)和金属垫424、426和430。金属垫424和426设置于电路的顶部，该顶部靠近裸芯片接触面420。金属垫430设置在电路中的底部，该底部靠近凸块接触面422。接合线414的两端分别连接金属垫424和LPDDR DRAM裸芯片402的接垫408，接合线416的两端分别连接金属垫426和LPDDR DRAM裸芯片406的接垫410。
[0056]在一个实施例中，如图2所示，混合的DRAM封装400b另外包括:模塑料412，覆盖主体418的裸芯片接触面420，并且包封LPDDR DRAM裸芯片402、404和406，以及接合线414和416。
[0057]如图2所示，混合的DRAM封装400b另外包括:至少一个宽I/O DRAM裸芯片，例如两个嵌入于其中的宽I/O DRAM裸芯片600a和600b。在这个实施例中，两个宽I/O DRAM裸芯片600a和600b安装在凸块接触面422之上并且耦接至主体418的金属垫430。宽I/O DRAM裸芯片600a和600b并排布置。但是，宽I/O DRAM裸芯片的数量和布置方式不限制于公开的实施例。宽I/O DRAM裸芯片600a和600b可以包括:对应的分别穿过宽I/O DRAM裸芯片600a和600b而形成的TSV内连结构602a和602b。布置为阵列的TSV内连结构602a和602b可用于从宽I/O DRAM裸芯片600a和600b向LPDDR DRAM裸芯片402、404和406和/或基底200传送I/O信号、接地信号或者功率信号。TSV内连结构602a和602b可以设计为符合引脚布置规则(如JEDEC宽I/0内存规范)。需要注意的是:阵列中的TSV内连结构的数量由用于宽I/O DRAM裸芯片600a和600b以及安装于其上的LPDDR DRAM裸芯片402、404和406的设计而定，并且不限制公开的范围。TSV内连结构602a和602b耦接至主体418的金属垫430。在一些实施例中，宽I/O DRAM裸芯片600a和600b的I/O引脚数量设计为不同于任一LPDDR DRAM裸芯片402、404和406的I/O引脚数量。在一个实施例中，宽I/O DRAM裸芯片600a和600b的I/O引脚数量大于任一LPDDR DRAM裸芯片402、404和406的I/O引脚数量的8倍。
[0058]如图2所示，混合的DRAM封装400b进一步包括:模塑料442，设置于主体418的凸块接触面422之上。该模塑料442围绕宽I/O DRAM裸芯片600a和600b，并且填充宽I/O DRAM裸芯片600a和600b周围的任何空隙。模塑料442与宽I/O DRAM裸芯片600a和600b接触。
[0059]如图2所示，混合的DRAM封装400b进一步包括:RDL结构440，位于主体418的凸块接触面422之上。RDL结构440也设置在LPDDR DRAM裸芯片402、404和406，以及宽I/O DRAM裸芯片600a和600b之上。宽I/O DRAM裸芯片600a和600b位于主体418和RDL结构440之间。RDL结构440可以与模塑料442和宽I/O DRAM裸芯片600a和600b的TSV内连结构602a和602b接触。RDL结构440可以具有一个或多个导电线路448，该一个或多个导电线路448设置于一个或多个MD层446中。导电线路448电性连接至对应的RDL接触垫450。但是，需要注意的是:图2所示的导电线路448的数量，IMD层446的数量和RDL接触垫450的数量仅是示例而不是本发明的限制。
[0060]如图2所示，通孔444穿过主体418的凸块接触面422和RDL结构440之间的模塑料442,LPDDR DRAM裸芯片402、404和406可以通过该通孔444耦接至RDL结构440的RDL接触垫450ο通孔444围绕该宽I/O DRAM裸芯片600a和600b。
[0061 ] 如图2所示，多个导电结构452设置于RDL结构440的RDL接触垫450之上，DRAM封装400b的导电线路448通过该多个导电结构452与SOC封装300b的RDL结构316的导电线路318互连。在一些实施例中，导电结构452可以包括:导电凸块结构(如铜凸块或者焊料凸块结构)、导电柱结构、导电线结构或者导电胶结构。在一些实施例中，通孔314穿过DRAM封装400b和SOC封装300b的RDL结构316之间的模塑料，DRAM封装400b的导电结构452由该通孔314耦接至SOC封装300b的RDL结构316。通孔314围绕SOC裸芯片302。
[0062]实施例提供了半导体封装结构500a和500b。半导体封装结构500a和500b中的任一提供了使用POP半导体封装结构集成的LPDDR DRAM和宽I/O DRAM混合存储器。POP半导体封装结构500a包括:SOC/宽I/O DRAM混合封装300a和堆叠于其上的LPDDR DRAM封装400a1P半导体封装结构500b包括:纯的SOC封装300b和堆叠于其上的LPDDR/宽I/O DRAM混合封装400b。半导体封装结构500a和500b具有LPDDR DRAM封装结构的优点(诸如成本效应、快速转变，等等)以及宽I/O DRAM封装结构的优点(诸如高带宽，低功耗，等等)。半导体封装结构500a和500b可以满足成本效应、高带宽、低功耗和快速转变的需求。
[0063]在一些实施例中，耦接至图1所示的混合的SOC封装300a或者图2所示的纯的SOC封装300b的导电结构为一导电柱结构。在一些实施例中，该导电柱结构可以由金属堆叠组成，该金属堆叠包括:UBM(Under Bump Metal lurgy，凸块下金属)层(未示出)、导电插塞(conductive plug)和对应的焊帽(solder cap)。图3A?3E是用于说明根据本发明公开的一些实施例的制造半导体封装(如半导体封装350a?350c)的方法的横截面示意图。
[0064]如图3A所示，提供一载体700。该载体700可以用于提供结构刚性或者用于随后的非刚性层沉积物的基底。接下来，配置多个彼此分离的半导体裸芯片702通过电介质层701贴向载体700。半导体裸芯片702的背面702a与电介质层701接触。半导体裸芯片702的顶面702b背向载体700。在一些实施例中，半导体裸芯片702为相同或者相似于图1和图2所示的SOC裸芯片30 2的SOC裸芯片。
[0065]在图3A所示的一些实施例中，每个半导体裸芯片702均具有裸芯片垫703和对应的导电通孔704。形成的裸芯片垫703靠近顶面702b。形成的电介质层706覆盖半导体裸芯片702的顶面702b以及部分的裸芯片垫703。把导电通孔704放置在对应裸芯片垫703的位置，并且该导电通孔704设置在半导体裸芯片702的顶面702b之上。导电通孔704穿过电介质层706。导电通孔704与半导体裸芯片702的裸芯片垫703接触并耦接。在一些其他实施例中，至少一个通孔结构714设置在载体700之上。另外，通孔结构714设置在半导体裸芯片702旁边。
[0066]接下来，如图3B所示，可以应用模塑料712至载体700。模塑料712可以围绕半导体裸芯片702，并且填充半导体裸芯片702周围的间隙。模塑料712还覆盖半导体裸芯片702的顶面702b以及导电通孔704。在一些其他实施例中，模塑料712围绕通孔结构714，留下通孔结构714的顶面714a从模塑料712的顶面712a暴露。在一些实施例中，图1和图2所示的模塑料312的材料和制造工艺相同于或者类似于模塑料712的材料和制造工艺。
[0067]接下来，如图3(3所示，RDL结构716通过沉积工艺、光刻(pho to I i thography)工艺、各向异性蚀刻工艺和电镀工艺而形成于模塑料712之上并且耦接至半导体裸芯片702。在一些实施例中，RDL结构716可以具有一个或多个设置在一个或多个IMD层717中的导电线路718。另外，RDL结构可以具有一个或多个RDL接触垫720和钝化层721ADL接触垫720与对应的导电线路718接触，以及由钝化层721所覆盖。在一些实施例中，图1和图2所示的RDL结构316的材料和制造工艺相同于或类似于RDL结构716的材料和制造工艺。
[0068]在一些实施例中，如图3C所示，在形成RDL结构716之前，光刻工艺可以用来形成多个开口(未示出)，该多个开口自模塑料712中靠近第一半导体裸芯片702的顶面702b的面穿过部分模塑料712而形成。因此，也形成填充模塑料712的开口的导电线路718，以耦接至导电通孔704。另外，导电线路718电性连接至对应的RDL接触垫720 ADL接触垫720暴露于钝化层721的开口(未示出)。
[0069]接下来，如图3C?3D所示，导电柱结构726形成在RDL结构716上并且耦接至RDL结构716。如图3C所示，执行光刻工艺以形成覆盖钝化层721的光阻剂(photoresist)图案(未示出)。接下来，执行各向异性蚀刻工艺以形成穿过RDL结构716的钝化层721的开口(未示出)。在一些实施例中，开口(未示出)放置于与RDL结构716的RDL接触垫720对应的位置。
[0070]然后，从钝化层721移除光阻剂图案。接下来，执行电镀工艺以形成填充开口(未示出)并且连接RDL接触垫720的导电插塞719。形成的导电插塞719凸出于RDL结构716。如图3C所示，导电插塞719具有嵌入于钝化层721的下部以及凸出于钝化层721的上部。导电插塞719的上部宽于导电插塞719的下部。在一些实施例中，导电插塞719的上部的宽度在约2μπι?约5μπι的范围内。在一些实施例中，导电插塞719的上部和下部具有相同或者相似的形状。
[0071]在一些其他实施例中，在形成导电插塞719之后，从钝化层721移除光阻剂图案。因此，导电插塞719的上部的宽度实质上等于导电插塞719的下部的宽度。
[0072]接下来，如图3D所示，通过光刻工艺、焊料电镀工艺、光阻剂剥离工艺以及焊料回流工艺将焊帽722分别形成于对应的导电插塞719之上。接下来，自半导体裸芯片702的背面702a移除载体700以及电介质层701 (图3C所示)。在一些实施例中，导电插塞719和对应的焊帽722共同地形成导电柱结构726。
[0073]在一些实施例中，半导体裸芯片702的背面702a以及通孔结构714的底面714b自模塑料712的底面712b暴露。
[0074]接下来，如图3E所示，执行分离工艺以沿放置于半导体裸芯片702之间的划痕线SI和S2切开RDL结构716和模塑料712。在执行分离工艺之后，形成了独立的半导体封装350a、350b和350c。例如，每个半导体封装350a和350c均包括:穿过模塑料712的通孔结构714。在一些实施例中，图1和图2所示的通孔314的材料的制造工艺相同于或者相似于通孔结构714的材料和制造工艺。半导体封装350b制造成不具有任何通孔结构。需要注意的是:半导体封装的数量不限制于公开的实施例。
[0075]图4A?4E是根据本发明公开的一些实施例的导电柱结构中的导电插塞和RDL结构的RDL接触垫的形状的平面示意图。在一些实施例中，在图4A?4E所示的平面示图中，导电插塞719a?719e可以设计为具有类似于对应RDL结构的RDL接触垫718a?718e的形状。在一些实施例中，在图4A?4E所示的平面示图中，导电柱结构的导电插塞719a?719e可以设计为能够围绕导电插塞719a?719e的中间点C而180°旋转的2重旋转对称结构。在一些实施例中，在图4A所示的平面图中，导电插塞719a和对应的RDL接触垫718a为正方形。在图4B所示的平面图中，导电插塞719b和对应的RDL接触垫718b为矩形。在图4C所示的平面图中，导电插塞719c和对应的RDL接触垫718为圆形。在图4D所示的平面图中，导电插塞719d和对应的RDL接触垫718d为椭圆形。在图4E所示的平面图中，导电插塞719e和对应的RDL接触垫718e为八角形。
[0076]图5是根据本发明公开一些实施例的半导体封装结构500d的横截面示意图，该半导体封装结构500d包括:混合的SOC封装300d以及堆叠于该混合的SOC封装300d之上的DRAM封装400a。出于简洁，省略以下实施例中与先前参考图1?2描述的组件相同或者类似的组件的描述。
[0077]如图5所示，图1所示的半导体封装结构500a与半导体封装结构500d之间的一个不同在于:半导体封装结构500d包括:设置在第一 RDL结构316中远离第一半导体裸芯片302的面上的导电柱结构326。该导电柱结构326耦接至对应混合的SOC封装300d的第一 RDL结构316中的RDL接触垫320。在一些实施例中，每个导电柱结构可以由包含导电插塞319和对应的焊帽324的金属堆叠组成。在一些实施例中，图5中所示的模塑料312、通孔314和第一RDL结构316的材料和制造工艺相同或者相似于图3A?3C中所示的模塑料712、通孔结构714和RDL结构716的材料和制造工艺。在一些实施例中，图5所示的导电插塞319和焊帽324的材料和制造工艺相同或者相类于图3C?3E中所示的导电插塞719和焊帽722的材料和制造工艺。另外，导电插塞319和对应的RDL接触垫320在平面视图中的形状相同或者相类于图4A?4E所示的平面视图中的导电插塞719a?719e以及对应的RDL接触垫718a?718e的形状。
[0078]图6是根据本发明公开一些实施例的半导体封装结构500e的横截面示意图，该半导体封装结构500e包括:SOC封装300e以及堆叠于该SOC封装300e之上的混合的DRAM封装400b。出于简洁，省略以下实施例中与先前参考图1?2以及图5已描述的组件相同或者类似的组件的描述。
[0079]如图6所示，图2所示的半导体封装结构500b与半导体封装结构500e之间的一个不同在于:半导体封装结构500e包括:设置在第一 RDL结构316中远离第一半导体裸芯片302的面上的导电柱结构326。该导电柱结构326耦接至对应的SOC封装300e的第一 RDL结构316中的RDL接触垫320。在一些实施例中，半导体封装500e中的导电柱结构326相同或者相类于图5所不的半导体封装结构500d的导电柱结构326。在一些实施例中，图6所不的导电插塞319和焊帽324的材料和制造工艺相同或者相类于图3C?3E中所示的导电插塞719和焊帽722的材料和制造工艺。另外，导电插塞319和对应的RDL接触垫320在平面视图中的形状相同或者相类于图4A?4E所示的平面视图中的导电插塞719a?719e以及对应的RDL接触垫718a?718e的形状。
[0080]在一些实施例中，设置在半导体封装结构中的纯的SOC封装或者混合的SOC封装之上的导电柱结构可以具有下述优点。导电柱结构由包含有导电插塞和对应的焊帽的金属堆叠组成。形成的导电柱结构的导电插塞凸出于RDL结构，以便于避免球桥(balI bridge)问题以及封装翘曲问题。改善了基底(印刷电路板)的性能。另外，导电柱结构可以促进SMT(surface-mount technology，表面安装技术)返工(rework)工艺，该SMT返工工艺用于晶圆级半导体封装的焊帽。因此，SOC封装和半导体封装结构的稳定性得到改善。
[0081]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体封装，其特征在于，包括: 第一半导体裸芯片； 第一重分布层结构，耦接至该第一半导体裸芯片；以及 导电柱结构，设置在该第一重分布层结构中远离该第一裸芯片的表面上，其中该导电柱结构耦接至该第一重分布层结构。2.如权利要求1所述的半导体封装，其特征在于，该导电柱结构包括:金属堆叠，该金属堆叠包括:导电插塞和与该导电插塞接触的焊帽。3.如权利要求2所述的半导体封装，其特征在于，该导电插塞在平面视图中为正方形、矩形、圆形、八角形或者椭圆形。4.如权利要求2所述的半导体封装，其特征在于，在平面视图中，该导电插塞具有与对应的该第一重分布层结构中的重分布层接触垫相似的形状。5.如权利要求2所述的半导体封装，其特征在于，在平面视图中，该导电插塞为能够围绕该导电插塞的中心点180°旋转的2重旋转对称结构。6.—种半导体封装结构，其特征在于，包括:第一半导体封装，该第一半导体封装为如权利要求1?5中任一项所述的半导体封装。7.如权利要求6所述的半导体封装结构，其特征在于，进一步包括: 第二半导体封装，堆叠在该第一半导体封装之上，并且包括: 主体，具有裸芯片接触面和相对于该裸芯片接触面的凸块接触面；以及 第二动态随机存取存储器裸芯片，安装在该裸芯片接触面之上并且通过接合线耦接至该主体。8.如权利要求7所述的半导体封装结构，其特征在于，该第一半导体封装还包括: 第一动态随机存取存储器裸芯片，安装于该第一半导体裸芯片之上； 其中，该第一动态随机存取存储器裸芯片的输入/输出引脚数量不同于该第二动态随机存取存储存储器裸芯片的输入/输出引脚数量。9.如权利要求7所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括: 额外的动态随机存取存储器裸芯片，嵌入于该第二半导体封装中；其中，该额外的动态随机存取存储器裸芯片具有穿过该额外的动态随机存取存储器裸芯片而形成的硅通孔互连结构； 其中，该额外的动态随机存取存储器裸芯片的输入/输出引脚数量不同于该第二动态随机存取存储器裸芯片的输入/输出引脚数量。10.如权利要求8所述的半导体封装结构，其特征在于，该第一动态随机存取存储器裸芯片的输入/输出引脚数量大于该第二动态随机存取存储器裸芯片的输入/输出引脚数量的8倍。11.如权利要求8所述的半导体封装结构，其特征在于，该第一半导体裸芯片具有第一接垫，该第一重分布层结构耦接至该第一接垫； 该第一半导体封装还包括: 第一通孔，设置在该第一半导体裸芯片之上，并且耦接至该第一接垫。12.如权利要求11所述的半导体封装结构，其特征在于，该第一半导体封装为片上系统封装，该第一半导体裸芯片为片上系统裸芯片； 该第一动态随机存取存储器裸芯片耦接至该第一半导体裸芯片之上的该第一通孔以及该第一重分布层结构。13.如权利要求12所述的半导体封装结构，其特征在于，该第一动态随机存取存储器裸芯片设置在该第一半导体裸芯片和该第一重分布层结构之间。14.如权利要求12所述的半导体封装结构，其特征在于，该第一半导体封装还包括: 模塑料，围绕该第一半导体裸芯片以及该第一动态随机存取存储器裸芯片，并且与该第一重分布层结构、该第一半导体裸芯片以及该第一动态随机存取存储器裸芯片接触。15.如权利要求14所述的半导体封装结构，其特征在于，多个第二通孔穿过该第二半导体封装和该第一重分布层结构之间的该模塑料;该第二半导体封装通过该多个第二通孔耦接至该第一重分布层结构中的导电线路。16.如权利要求15所述的半导体封装结构，其特征在于，该多个第二通孔围绕该第一半导体裸芯片。17.如权利要求14所述的半导体封装结构，其特征在于，多个第三通孔穿过该第一半导体裸芯片和该第一重分布层结构之间的该模塑料;该第一半导体裸芯片通过该多个第三通孔耦接至该第一重分布层结构中的导电线路。18.如权利要求17所述的半导体封装结构，其特征在于，该多个第三通孔围绕该第一动态随机存取存储器裸芯片。19.如权利要求9所述的半导体封装结构，其特征在于，该第二半导体封装为动态随机存取存储器封装;该动态随机存取存储器封装包括:第二重分布层结构，设置在该凸块接触面之上。20.如权利要求19所述的半导体封装结构，其特征在于，该额外的动态随机存取存储器裸芯片设置在该主体和该第二重分布层结构之间。21.如权利要求6?20中任一项所述的半导体封装结构，其特征在于，进一步包括: 基底，其中该第一半导体封装通过该导电柱结构安装于该基底之上。22.一种制造半导体封装的方法，其特征在于，包括: 将半导体裸芯片设置在载体之上，其中，该半导体裸芯片具有位于该半导体裸芯片的顶面上的导电通孔，该顶面远离该载体，其中，该导电通孔耦接至该半导体裸芯片的裸芯片垫； 应用模塑料至该载体，以形成模塑基底； 在该模塑料上形成重分布层结构，并且该重分布层结构耦接至该半导体裸芯片； 在该重分布层结构之上形成耦接至该重分布层结构的导电柱结构； 自该半导体裸芯片的背面移除该载体。23.如权利要求22所述的制造半导体封装的方法，其特征在于，形成该导电柱结构的步骤包括: 形成穿过所述重分布层结构中的钝化层的开口，该开口设置在对应该重分布层结构中的重分布接触垫的位置； 形成填充该开口并连接至该重分布层接触垫的导电插塞，其中该导电插塞凸出于该重分布层结构；以及 在该导电插塞上形成一焊帽。24.如权利要求22所述的制造半导体封装的方法，其特征在于，进一步包括: 在应用该模塑料至该载体之前，在该载体上设置通孔结构以及该通孔结构位于该半导体裸芯片的旁边。
【文档编号】H01L25/065GK105990326SQ201610140408
【公开日】2016年10月5日
【申请日】2016年3月11日
【发明人】林子闳, 彭逸轩, 萧景文
【申请人】联发科技股份有限公司