电流传感器以及提高其精度的方法

电流传感器以及提高其精度的方法
【专利摘要】本申请涉及电流传感器以及提高其精度的方法。用于操作电路的方法包括提供三端子主晶体管和具有场板的四端子感应晶体管。该方法包括：在感应晶体管的栅极端子和主晶体管的栅极端子上同步地施加栅极脉冲；以及在感应晶体管的场板上施加场板脉冲。场板脉冲与栅极脉冲同步且同相。
【专利说明】
电流传感器以及提高其精度的方法
技术领域
[0001] 本发明总的来说涉及电路，并且在具体实施例中涉及电流传感器以及提高其精度 的方法。
【背景技术】
[0002] 半导体器件被用于许多电子应用和其他应用中。半导体器件包括集成电路或分立 器件，它们通过在半导体晶圆上方沉积许多类型的薄膜材料并且图案化薄膜材料以形成集 成电路而形成在半导体晶圆上。
[0003] 诸如M0SFET、IGBT或其他类型的晶体管的电子开关被广泛用作用于切换电负载 (诸如电机、灯、磁阀等)的电子开关。在这些应用中，电子开关与负载串联连接，其中具有电 子开关和负载的串联电路连接在供电端子之间。可以通过将电子开关接通和断开来接通和 断开负载。
[0004] 负载电流或流过电子开关的电流是许多应用中的关键参数。间接地通过测量经过 感应晶体管的电流来测量该电流。感应晶体管类似于主开关晶体管偏置但是尺寸上远小于 主晶体管或负载晶体管。负载电流通过使用适当的缩放算法缩放感应晶体管来得到。然而， 由于感应晶体管与主晶体管之间的各种差异，所以流过感应晶体管和主晶体管的电流的比 率会在操作期间和在不同的操作条件下改变。这种变化会导致所计算的负载电流的显著变 化或误差，从而导致灾难性的后果。

【发明内容】

[0005] 根据本发明的一个实施例，一种用于操作电路的方法包括:提供三端子主晶体管 和包括场板的四端子感应晶体管。该方法包括:在感应晶体管的栅极端子和主晶体管的栅 极端子上同时施加栅极脉冲；以及在感应晶体管的场板上施加场板脉冲。场板脉冲与栅极 脉冲是同步的并且与栅极脉冲同相。
[0006] 根据本发明的一个实施例，一种电路包括:三端子功率晶体管和包括场板的四端 子感应晶体管。四端子感应晶体管的漏极端子耦合至三端子功率晶体管的漏极端子。四端 子感应晶体管的栅极端子耦合至三端子功率晶体管的栅极端子。场板电容性地耦合至四端 子感应晶体管的漂移区。场板不耦合至四端子感应晶体管的其他端子。
[0007] 根据本发明的一个实施例，一种用于执行电路的初始化的方法包括:提供三端子 主晶体管以及包括场板的四端子感应晶体管。在感应晶体管的栅极端子和主晶体管的栅极 端子上施加栅极脉冲。测量经过主晶体管的电流和经过感应晶体管的电流的比率。确定需 要在场板处施加以保持经过主晶体管的电流与经过感应晶体管的电流的比率具有目标比 率的场板偏置。
[0008] 根据本发明的一个实施例，一种半导体器件包括三端子主晶体管，其设置在衬底 中并包括源极接触件、漏极接触件和栅极接触件。主晶体管包括在衬底的第一区域中设置 在前侧处的多个第一沟槽。多个第一沟槽中的每一个都包括耦合至栅极接触件的栅极线。 多个第一沟槽的每一个的没有被栅极线的材料填充的部分包括介电材料。四端子感应晶体 管被设置在衬底中并包括源极接触件、漏极接触件、栅极接触件和场板接触件。感应晶体管 包括在衬底的第二区域中设置在前侧处的多个第二沟槽。多个第二沟槽中的每一个都包括 耦合至栅极接触件的栅极线。多个第二沟槽中的每一个都包括耦合至场板接触件的场板 线。多个第二沟槽中的沟槽的总数量不同于多个第一沟槽中的沟槽的总数量。
【附图说明】
[0009] 为了更完整地理解本发明及其优势，现在结合附图进行以下描述，其中：
[0010] 图1是示例性现有技术的电流测量拓扑的示图；
[0011] 图2示出了根据本发明实施例的半导体器件的示意性电路图；
[0012] 图3A至图3D示出了根据本发明实施例的半导体器件。图3A示出了包括半导体芯片 的半导体模块的截面图，图3B示出了半导体芯片的顶视图，以及图3C和图3D示出了半导体 芯片的放大截面图；
[0013]图4A至图4E示出了根据本发明实施例的半导体芯片的不同区域的放大图并示出 了功率晶体管和感应晶体管；
[0014]图5A和图5B示出了本发明的感应晶体管的可选实施例，其中图5A示出了感应晶体 管的截面图而图5B示出了顶视图；
[0015]图6A和图6B不出了根据本发明的可选实施例的感应晶体管的截面图；
[0016] 图7和图8示出了根据本发明实施例的包括半导体芯片的封装上系统，其中图7是 本发明实施例的模拟实施而图8是数字实施；以及
[0017] 图9示出了实施KILis比率修剪工艺的实施例。
【具体实施方式】
[0018] 集成开关在越来越多的应用中正在替代典型的继电器。集成解决方案的主要优势 在于将驱动和保护功能与实际开关一起集成的可能性，使得功率器件的控制更加容易并且 增加应用的鲁棒性。
[0019] 在许多应用中，使用开关来连接不同类型的负载。例如，负载类型可以从LED和继 电器变化到灯泡和直流电机，导致大范围的所需的开关电流和电阻。开关可以连接在负载 和地之间(通常称为低侧开关)或者连接在电源和负载之间（相应地称为高侧开关）。
[0020] 在功率器件中所需的一个关键功能是针对短路条件的保护。已经实施许多拓扑用 于通过断开或限制电流来测量负载电流并保护有源器件。针对负载诊断，通常需要更高的 感应精度。
[0021] 测量电流的简单方法是将开关用作感应电阻器。在这种情况下，可以测量开关两 端的压降，并且基于该压降计算负载电流。然而，电阻器的通态电阻随着温度、工艺变化和 电源电压而剧烈变化，使得该方法是不精确的。
[0022] 因此，目前许多测量拓扑不是直接测量输出电流而是使用感应晶体管来方便地镜 像和缩放该电流。图1是示例性电流测量拓扑的示图，并且仅被描述来解释调整K ILIS比率的 重要性。在该图示中，描述了高侧电流感应拓扑，但是这也可以容易地适用于低侧开关。 [0023]感应晶体管M2与功率晶体管Ml并联连接，并且理想地，通过输出负载电流除以功 率晶体管Ml和感应晶体管M2之间的几何比率来给出感应电流。
[0024]与主电源开关Ml并联地增加感应晶体管M2,用于镜像感应电流Isense，然后将其与 阈值进行比较。主功率晶体管Ml和感应晶体管M2的栅极和漏极连接到一起。放大器A1迫使 这两个晶体管的源极电压相同。结果，主功率晶体管Ml和感应晶体管M2虚拟地并联连接，所 以电流密度相同。然后，通过多重比率来给出输出和感应电流之间的比率：
[0025] Ii〇ad = KiLis I sense 〇
[0026] 根据功率晶体管的大小，典型的1^15值在1000和100000之间。
[0027] 感应电阻器Rsense与感应晶体管M2串联连接。由于感应电流通常远小于输出负载电 流，所以可以使用合理的感应电阻器值。感应晶体管M2和电阻器RSENSE与开关Ml并联连接，所 以它们不增加总的输出电阻。
[0028] 然后，通过将感应电流施加在感应电阻器Rsense上来将感应电流转换为电压，然 后与参考电压Vrrf进行比较(Vse nse Isense X Rsense) 〇
[0029] 修剪的参考电流用于基于参考电阻Rref生成比较电压Vref，其与Rsense相匹配。当负 载电流与特定阈值交叉时，感应电压变得大于参考电压，所以第二比较器A2在电流条件上 发信号。阈值条件设置如下：
[0030] Vsense - IsenseRsense - IrefRref - Vref .
[0031] 阈值输出电流结果如下：
[0032]
[0033] 上面的等式突出了影响电流感应精度的因素：功率与感应晶体管比率KILIS、Rref/ Rsense比率和参考电流Iref。集成电阻器可以匹配有1%以下的精度，因此Rref/Rsense比率不是 总体精度的重要关注点。典型的集成电流源具有大约20%至30%的扩展，因此需要精确电 流检测电流修剪。
[0034] KILIS比率对电流感应精度具有最大的影响，因为两个匹配的负载和感应晶体管具 有完全不同的尺寸和几何形状，通常工作在不同的温度并且功率器件之间的匹配通常较差 (与低电压器件相比）。
[0035] 作为用于所述技术的度量的关键因子，要求KILIS比率是精确的，例如在各种操作 条件下小于± 2%。例如，诸如汽车工业的现场应用中的典型结温度的范围可以从-40°C到 150。。。
[0036] 传统地，KILIS比率调整被嵌入到驱动器等级中，例如通过修剪经过多路复用器、驱 动器逻辑和/或外围接口的感应电流。此外，对于具体的应用来说，在特定的温度(例如，室 温)下校准K ILIS比率。在这种设计中，感应电流在组装测试之后被校准到目标等级以在一个 温度点处满足Kilis比率权益(entitlement)。此外，传感器被嵌入到相同芯片上，其被复杂 地设计为针对制造工艺、布局、封装、温度、电流分布、电压和其他因素的效应使得K ILIS比率 分配最小化。
[0037] 规避上述芯片级传感器失配问题的一种方式是使用系统级调整(tweaking)。抵消 校准的本质仅仅是妥协方式，其将芯片感应误差影响到整个系统。这种方式要求组装后非 常精巧的系统级校准（以抵消芯片级感应电流），从而导致非常低的产量。此外，这是基于具 体情况设计和校准的复杂系统，这使得难以修改产品特征来满足统一的要求。另一方面，这 种复杂的芯片设计花费非常长的开发生存周期以及巨大的工程工作。此外，需要对整个处 理、测试、认证进行严格的控制以限制规范而不妥协系统耐用性和可靠性。因此，这种方式 在财务支出、系统复杂度和技术的相关复杂度方面是令人沮丧的，这增加了技术和商业风 险。
[0038] 本发明的实施例通过使用附加的场板改进感应晶体管而克服了上述问题。如以下 使用图2至图9在各个实施例中详细描述的，附加的场板被用于克服主功率晶体管和感应晶 体管之间的几何差异。图2和图3将用于描述电路/半导体芯片/模块。图4、图5和图6将用于 描述半导体芯片的实施例的附加细节，而图7和图8将用于描述根据本发明实施例的封装的 系统的电路。将使用图9描述实施本发明的实施例的方法。
[0039] 图2示出了根据本发明实施例的半导体器件的示意性电路图。
[0040] 参照图2,电路包括主晶体管Ml和感应晶体管S1，它们均具有对应的源极(S)、漏极 (D)和栅极(G)节点。公共漏极端子N1、主晶体管Ml的源极端子N2、感应晶体管S1的源极端子 N3、公共栅极端子N4和感应晶体管S1的场板电极N5形成半导体模块的输出节点。
[0041] 主晶体管Ml的栅极节点附接至感应晶体管S1的栅极节点。类似地，主晶体管Ml的 漏极节点附接至感应晶体管S1的漏极节点。源极端子N3被配置为耦合至用于测量感应电流 的电路，同时主晶体管Ml的源极端子N2驱动负载电流。通过控制公共栅极端子N4来执行开 关操作，同时感应晶体管S1的场板电极N5用于控制感应晶体管S1的电阻。在各个实施例中， 施加于感应晶体管S1的场板电极N5上的电位或信号与公共栅极端子N4上的信号是同步且 相位匹配的。
[0042] 如在各个实施例中将描述的，感应晶体管S1和主晶体管Ml是同一半导体衬底的一 部分。以下将描述电路的各种结构实施。
[0043]图3A至图3D示出了根据本发明实施例的半导体器件。图3A示出了包括半导体芯片 的半导体模块的截面图，图3B示出了半导体芯片的顶视图，以及图3C和图3D示出了半导体 芯片的放大截面图。
[0044] 参照图3A，半导体模块5包括半导体芯片11。在一个实施例中，半导体芯片11是高 侧功率半导体芯片。在一些实施例中，半导体模块5还可以包括独立的低侧芯片。如图3A所 示，半导体芯片11包括设置在半导体衬底15中的主晶体管10和感应晶体管20。在各个实施 例中，半导体衬底15可以包括硅衬底，诸如体硅衬底。可选地，半导体衬底15可以包括高带 隙材料的区域。例如，在一个实施例中，半导体衬底15可以包括碳化娃。在另一实施例中，半 导体衬底15可以包括在Si衬底上的氮化镓或其他III-V化合物，诸如GaN。在一个或多个实 施例中，主晶体管10可以是功率晶体管。在一个实施例中，功率晶体管可以是垂直晶体管。 在另一实施例中，功率晶体管可以是横向晶体管。
[0045] 感应晶体管20被配置为测量感应电流，同时负载电流流过主晶体管10。相应地，感 应晶体管20消耗衬底15的非常小的区域。半导体芯片11可以单独封装或者与一个或多个其 他半导体芯片一起封装以形成半导体模块5。
[0046] 在各个实施例中，半导体模块5可以是任何类型的封装件。在一个实例中，封装件 是引线框架封装件，其包括管芯焊盘12以及多条引线14和16。主晶体管10包括耦合至多条 引线14中的一条或多条的接触焊盘。例如，由于较大的电流流过主晶体管10，所以夹子 (clip)22可用于将主晶体管10上的接触焊盘(具体为源极接触焊盘)与多条引线14耦合。相 比之下，感应晶体管20可以通过接合线24耦合至其他多条引线16。然而，这通过感应晶体管 20和主晶体管10不同的封装互连引入电阻的差异。对于上述各种应用，需要小心地控制经 过感应晶体管20的感应电流与经过主晶体管10的负载电流的比率。本发明的实施例还可以 使用倒装芯片技术来安装。
[0047]图3B至图3D示出了实施例的测量系统中使用的示例性半导体器件（例如，图3A中 的半导体芯片11)的示意图。根据各个实施例，图3B至图3D是负载晶体管和感应晶体管结构 的示例性实例。这些附图没有按比例绘制，并且省略了本领域技术人员已知的各种细节和 变化。
[0048]图3B示出了半导体芯片11的顶视图，其包括负载源极接触件152a、152b、152c和 152d、栅极流道154、感应源极接触件156、场板接触焊盘157以及栅极接触焊盘158。负载晶 体管10形成在负载源极接触件152a、152b、152c和152d与漏极150(图4E中示出）之间，并且 通过经过栅极流道154(其耦合至在栅极流道154下方布置的多条栅极线160(未示出，参见 图4D))施加的信号来控制。感应晶体管120在感应源极接触件156下方形成在同一半导体衬 底15中，并且还通过经过栅极流道154施加的相同信号来控制。隔离区域155将感应源极接 触件156与负载源极接触件152b隔离。
[0049] 在各个实施例中，多个源极接触件可用于多种尺寸。例如，在一个示例性实施例 中，示出了四个负载源极接触件152a、152b、152c、152d，而在各个实施例中，可以包括任何 数量。感应晶体管的晶体管宽度与负载晶体管的晶体管宽度的比率可以被设置在1:1000至 1: 50000的范围内。该比率可以进一步缩窄到1:10000至1: 30000的范围内。在可选实施例 中，比率可以在这些范围外。
[0050] 图3C示出了负载晶体管和感应晶体管的示意性截面。在一个或多个实施例中，两 个晶体管均包括大量的沟槽132,在沟槽中形成栅极线160。在各个实施例中，在负载晶体管 和感应晶体管的一个或两个中存在比所示更多数量的栅极线160。例如，一些实施例可以在 感应晶体管中包括10条栅极线160以及在负载晶体管中包括10000条栅极线。栅极线160通 过绝缘材料172与负载源极164和感应源极166分离，其中绝缘材料172例如可以由氧化物形 成。在一个或多个实施例中，绝缘材料172可以包括氧化硅和硼磷硅酸盐玻璃(BPSG)的层。
[0051] 包括源极区域110的掺杂区域形成在感应源极166和负载源极164下方。在不同实 施例中，掺杂区域可以是P型或η型掺杂区域，并且根据阱和半导体掺杂物，还可以包括掺杂 Ρ阱或η阱以及阱内的更重掺杂的η+或ρ+区域二者。漏极150形成在半导体衬底15的背侧。厚 的背侧金属层182形成在半导体衬底15的背侧用于漏极接触。
[0052] 感应源极166和负载源极164通过衬底15中的金属层135耦合至对应的源极区域。 在一个或多个实施例中，金属层135可以包括钛/氮化钛金属阻挡内衬叠层，然后是钨填充 层。可以选择金属层135以提供与源极区域110的良好接触并且使肖特基接触电阻最小。在 一个或多个实施例中，感应源极166和负载源极164可以包括铝。然而，在一些实施例中，感 应源极166和负载源极164可以包括铜。
[0053] 层间绝缘介电层168形成在感应源极166和负载源极164上方。在各个实施例中，层 间绝缘介电层168可以包括氧化硅、氮化硅和其他适当的层间介电材料。
[0054]金属层176形成在层间绝缘介电层168上方。在各个实施例中，金属层176可以包括 铜金属线。钝化层178形成在金属层176上方。在各个实施例中，钝化层178可以包括氧化硅 层并且被设计为保护下方的金属和器件。
[0055] 如图3B所示，金属层176形成负载源极接触件152a、152b、152c和152d，同时栅极流 道154、感应源极接触件156、场板接触焊盘157和栅极接触焊盘158由与负载源极164和感应 源极166处于相同金属层的金属焊盘形成。
[0056]在各个实施例中，仅在场板电极174上方形成感应晶体管中的栅极线160。所示实 施例是一种类型的沟槽栅极垂直晶体管。在其他可选实施例中，可以使用具有任何类型的 结构的任何类型的功率晶体管。在一些实施例中，负载晶体管还可以包括位于栅极线160下 方的附加电极。然而，附加电极可以电耦合至栅极线本身或者感应源极166,使得负载晶体 管是三端子器件。
[0057] 根据各个实施例，栅极线160控制形成在感应源极266与漏极150之间的感应晶体 管以及形成在负载源极164与漏极150之间的负载晶体管。因此，感应晶体管和负载晶体管 具有共享栅极和漏极连接并且具有独立的源极连接。感应源极接触件和负载源极接触件可 以通过金属层来限定，这对于本领域技术人员来说是清楚的。
[0058] 图3D示出了其中负载晶体管还包括场板的截面图。然而，不同于感应晶体管，负载 晶体管的场板耦合至栅极或源极区域。
[0059]图4A至图4E示出了根据本发明实施例的半导体芯片的不同区域的放大图并示出 了功率晶体管和感应晶体管。
[0000]图4A示出了感应晶体管20的顶视图，同时图4B和图4C示出了感应晶体管的截面 图。
[0061] 参照图4A，多个源极区域110嵌入到衬底中。在η沟道场效应晶体管的情况下，多个 源极区域110由η型区域形成。在Ρ沟道场效应晶体管的情况下，多个源极区域110由Ρ型区域 形成。
[0062] 多条栅极线160被设置为与多个源极区域110相邻。在一个实施例中，多条栅极线 160可以形成在衬底上方。可选地，在一个或多个实施例中，多条栅极线160形成在衬底15中 的沟槽132内（图4Β)。多条栅极线160通过接触件205耦合至上金属线（或栅极金属210)。类 似地，多个源极区域110耦合至源极金属215(例如参见图3C)。
[0063]多条栅极线160通过栅极介电层95电容性地耦合至本体区域120。形成沟道区域的 本体区域120是较低掺杂的区域，其与多个源极区域110的净掺杂是相反的。此外，栅极介电 层95可以包括氧化物或氮化物层，诸如氧化硅或氮化硅。在一个实施例中，栅极介电层95包 括热氧化硅层。可选地，栅极介电层95可以包括高k介电层。
[0064]在各个实施例中，栅极介电层95可以包括基于衬底15的衬底材料而选择的适当材 料。例如，当衬底15的半导体衬底材料包括氮化镓(GaN)时，栅极介电层95可以包括氧化铝、 氧化钪、氧化镁、氧化钛、氧化铪、氧化IL、氧化镧、氧化错、氧化镓、氮氧化镓、氮化娃、氧化 硅等。
[0065]在一个或多个实施例中，本体区域120可以耦合至源极金属。多条栅极线160可以 被绝缘材料172(图4B)覆盖。漂移区域130被设置在本体区域120下方。在各个实施例中，漂 移区域130具有与源极区域110相同的净掺杂类型。然而，漂移区域130是比源极区域110低 掺杂的区域，以在两端引起压降。漂移区域130两端的压降防止栅极介电层95的击穿或损 伤。
[0066] 在各个实施例中，多个场板区域170也被设置在衬底15中的沟槽132中。多个场板 区域170被设置在多条栅极线160下方并且被介电填充材料85隔离。在一些实施例中，介电 填充材料85的厚度T 17Q被控制为使得栅极的电容耦合被最小化。多个场板区域170耦合至上 金属线(或者图4A和图4C中的金属层176中的场板金属225)。在各个实施例中，场板区域170 与漂移区域130的电容耦合小于栅极线160与源极区域110的电容耦合。
[0067] 如图4C进一步所示，场板区域170可以耦合至端子区域中的接触件，在该端子区域 中在沟槽132中没有栅极线。在各个实施例中，如以下进一步描述的，场板区域170用于改变 漂移区域130的电阻。
[0068]图4D不出了负载晶体管10的顶视图，同时图4E和图4F不出了负载晶体管的截面 图。
[0069] 不同于感应晶体管，负载晶体管不包括独立的场板电极。可选地，如果包括场板， 则其耦合至源极金属或者作为栅电极的一部分。
[0070] 在一个或多个实施例中，感应晶体管的场板区域170被施加有与栅极偏置同相且 同步的电位脉冲。因此，当栅极偏置在与沟槽132的上侧壁相邻的本体区域120中形成反相 区域时，与沟槽132的下侧壁相邻地形成累积区域。累积区域的形成导致电阻的降低以使电 流流过。然而，由于场板偏置与栅极偏置同相，所以当栅极偏置为地时场板断开（晶体管的 截止(OFF)状态）。在这种情况下，场板不降低电阻，这会有害地增加亚阈值泄漏电流。
[0071] 此外，在各个实施例中，场板脉冲可以被配置为在截止状态期间施加相反的偏置。 例如，对于匪0S器件来说，当栅极偏置处于地或为负时，可以施加负的场板电压。通过负的 场板电压和开放沟道(例如，栅极正），则漂移区域的电阻增加，而通过正的场板电压和开放 沟道，漂移区域的电阻降低。因此，在各个实施例中，修改感应FET的场板电压，感应FET的电 阻（其控制K ILIS)被修改。因此，本发明的实施例可用于显著改变感应晶体管的性能而不对 主晶体管的性能产生任何影响。
[0072]此外，感应晶体管的性能变化用于负责几何差异的比率的变化。以下将使用图5进 行描述。
[0073] 图5A和图5B示出了本发明的感应晶体管的可选实施例。图5A示出了感应晶体管的 截面图以及图5B示出了顶视图。
[0074] 在该实施例中，场板区域170延伸穿过感应晶体管的同心栅极线160。场板区域170 通过介电层175与同心栅极线160分离。
[0075]图6A和图6B不出了根据本发明的可选实施例的感应晶体管的截面图。
[0076] 在一个或多个实施例中，感应晶体管和主负载晶体管可以实施为横向器件，其中 电流横向流动。实施例可以包括漏极延伸M0S晶体管、横向双扩散M0S晶体管、双扩散漏极 M0S晶体管。在一个实施例中，横向功率器件可用于可选衬底技术，例如在半导体衬底上方 生长高带隙的外延层。例如，在一个实施例中，氮化镓的异质外延层可以在硅衬底上方生 长，并且横向晶体管形成在氮化镓层中。
[0077] 参照图6A，感应晶体管包括通过沟道区域分离的源极510、源极延伸520、漏极延伸 530。包括栅极介电层580和栅电极560的栅叠件设置在沟道区域上方。延伸的漂移区域540 设置在漏极延伸530和漏极区域550之间。在各个实施例中，源极510、源极延伸520、漏极延 伸530和漏极区域550包括相同的掺杂类型。通常，漂移区域540可以包括与漏极延伸530和 漏极区域550相同的掺杂，但是也可以是相反的掺杂以增加区域的电阻，从而使器件两端的 大电压下降。
[0078]还如图6A所不，场板介电质590可设置在漂移区域540上方。在各个实施例中，场板 介电质590可以是沉积的氧化物、氮化物、热氧化物和其他介电材料。场板电极570设置在场 板介电质590上方。场板电极570可具有与栅电极560相同的材料。
[0079]图6B不出了形成在异质外延衬底内的横向晶体管的实施例。
[0080] 异质外延衬底可以包括形成在硅衬底上方的缓冲层502,然后是氮化镓层504和氮 化铝镓层506。用于源极510、延伸的源极520、漏极延伸530、漂移区域540和漏极550的掺杂 区域可以被调整以符合掺杂氮化镓器件中的工艺限制。例如，在一个实施例中，仅可以通过 用硅掺杂AlGaN来生长嵌入的原位掺杂源极和漏极区域。这种区域可以通过在AlGaN层506 中形成凹部、然后通过外延工艺来形成。
[0081] 本发明的实施例可以应用于IGBT，尽管为了说明的目的仅在各个实施例中示出了 晶体管。
[0082] 图7和图8示出了根据本发明实施例的包括半导体芯片的系统级封装(system on package)。图7是本发明实施例的模拟实施，而图8是数字实施。
[0083]参照图7,系统级封装包括第一半导体芯片（IC1)，其包括负载晶体管Ml和感应晶 体管Ms。第一半导体芯片IC1由第二半导体芯片(控制器和驱动器芯片)来驱动。在一些实施 例中，第一半导体芯片和第二半导体芯片可以集成到同一芯片上。
[0084]如各个实施例所描述的，负载晶体管Ml是三端子晶体管，同时类似地，感应晶体管 Ms是四端子晶体管。负载晶体管Ml和感应晶体管Ms的栅极通过栅极焊盘G附接到一起，栅极 焊盘G耦合至控制器芯片中的栅极驱动器。负载晶体管Ml和感应晶体管Ms的漏极通过漏极 焊盘D附接到一起，漏极焊盘D也是系统级封装的输入/输出节点。
[0085] 第一半导体芯片（IC1)包括耦合至控制器和驱动器芯片的源极输出Scs。电流感应 放大器(CsenseAmp)得到来自感应晶体管的感应电流并输出表示负载电流的放大测量电流 (由于如前所述的适当K ILIS比率匹配）。
[0086] 使用图7或图8的实施例，可以在功率晶体管的系统级封装中设置已知电流。电流 感应放大器(CsenseAmp)的输出是该电流的测量值。该测量值可以直接读出或者通过使用 一些逻辑读出，并且基于读取值，确定和设置合适的修剪量。
[0087] 在各个实施例中，Kilis比率修剪可以在感应晶体管(Ms)的感应部分中执行。通过 场板驱动器(f PDrv)(其输出场板电压Vfp )驱动感应晶体管Ms的场板(f P )。场板电极电压Vfp 与来自栅极驱动器的栅极脉冲GDrv同步和同相。因此，场板驱动器f PDrv与主栅极驱动器GDrv 紧密地工作，例如与栅极驱动器GDrv同时地接收主栅极控制(Gate Ctrl)。
[0088] 场板驱动器fpDrv接收两个信号作为输入:主栅极命令(Gate Ctrl)和可变电压参 考。主栅极命令(Gate Ctrl)用于同步和定时，而可变电压参考用于设置场板电压Vfp的幅 度。参考电压可以设置为适当值以校正K ILIS比率。作为实例，在各个实施例中，电压参考可 以调整为依赖于温度的，并且还可以在运行时间动态改变。
[0089] 图8是使用数字电路的示例性实施。例如，在数模转换之后，场板驱动器fpDrv接收 来自执行控制逻辑、修剪和测试的逻辑电路的用于设置脉冲幅度的场板偏置控制信号 Vctrlfp〇
[0090]图9示出了实施KILIS比率修剪工艺的实施例。
[0091]得到三端子主晶体管和四端子感应晶体管（框602和604)。如各个实施例所描述 的，半导体芯片包括主晶体管和感应晶体管。主晶体管可以是三端子器件，而感应晶体管具 有附加的场板电极。
[0092] 在产品使用之前，半导体芯片经受测试或工厂初始化。在一些实施例中，工厂初始 化可以在用户设置工艺期间执行。在感应晶体管和主晶体管的栅极端子上施加栅极脉冲 (框606)。获得K ILIS比率(例如，通过测量从图7的系统级封装输出的测量电流）(框608)。KILIS 比率接下来被调整为在用于产品的适当目标范围内。因此，得到保持KILIS比率所需的场板 偏置(框610)。基于确定的场板偏置，针对将在电路的正常操作期间施加的场板偏置确定参 考电压(框612)。为修剪电路调整参考电压(框614)。例如，可变电阻器的电阻可以被调整以 降低电位差，从而调整参考电压。
[0093] 在产品的后续正常操作(或进一步的产品测试)期间，在感应晶体管的栅极端子和 主晶体管的栅极端子上施加操作栅极脉冲(框616)。在感应晶体管的场板上施加场板脉冲 (框618)。由于公共栅极控制命令(例如，图7中的公共Gate Ctrl)，场板脉冲与操作栅极脉 冲同步且同相。来自修剪电路的参考电压被用于正确地设置场板脉冲的幅度。
[0094]因此，本发明的实施例可用于在非常严格的规则内（例如，-2%至2%的范围)校正 和调整KILIS比率。在各个实施例中，在半导体芯片被组装到封装件中时执行的测试工艺期 间，可以调整或设置场板的敏感度。在又一些实施例中，所组装的半导体封装件的用户还可 以响应于调整感应晶体管的场板的场板偏置来重新格式化或校正修剪电路。
[0095]虽然参照所示实施例描述了本发明，但本说明书不用于限制的目的。本领域技术 人员在参考说明书的基础上可以进行所示实施例的各种修改和组合以及本发明的其他实 施例。因此，所附权利要求包括任何这些修改或实施例。
【主权项】
1. 一种用于操作电路的方法，包括： 提供三端子主晶体管； 提供包括场板的四端子感应晶体管； 在所述感应晶体管的栅极端子和所述主晶体管的栅极端子上同时施加栅极脉冲；以及 在所述感应晶体管的场板上施加场板脉冲，其中所述场板脉冲与所述栅极脉冲同步且 同相。2. 根据权利要求1所述的方法，其中，所述场板电容性地耦合至所述感应晶体管的漂移 区域。3. 根据权利要求1所述的方法，其中，所述主晶体管和所述感应晶体管包括垂直晶体 管。4. 根据权利要求3所述的方法，其中，所述主晶体管和所述感应晶体管包括沟槽栅极晶 体管。5. 根据权利要求1所述的方法，其中，所述主晶体管和所述感应晶体管包括横向晶体 管。6. 根据权利要求5所述的方法，其中，所述横向晶体管包括设置在硅衬底上的氮化镓中 的晶体管。7. 一种电路，包括： 三端子功率晶体管；以及 四端子感应晶体管，包括场板，其中所述四端子感应晶体管的漏极端子耦合至所述三 端子功率晶体管的漏极端子，其中所述四端子感应晶体管的栅极端子耦合至所述三端子功 率晶体管的栅极端子，其中所述场板电容性地耦合至所述四端子感应晶体管的漂移区域， 并且其中所述场板不耦合至所述四端子感应晶体管的其他端子。8. 根据权利要求7所述的电路，其中所述场板被配置为调整所述四端子感应晶体管的 所述漂移区域的电阻。9. 根据权利要求7所述的电路，其中所述三端子功率晶体管和所述四端子感应晶体管 包括垂直沟槽栅极晶体管。10. 根据权利要求7所述的电路，其中所述三端子功率晶体管和所述四端子感应晶体管 包括横向晶体管。11. 根据权利要求10所述的电路，其中所述横向晶体管包括设置在硅衬底上的氮化镓 中的晶体管。12. 根据权利要求10所述的晶体管，其中所述横向晶体管包括漏极延伸MOS晶体管、横 向双扩散MOS晶体管、双扩散漏极MOS晶体管。13. -种用于执行电路的初始化的方法，所述方法包括： 提供三端子主晶体管； 提供包括场板的四端子感应晶体管； 在所述感应晶体管的栅极端子和所述主晶体管的栅极端子上施加栅极脉冲； 测量经过所述主晶体管的电流与经过所述感应晶体管的电流的比率；以及 确定在所述场板处需要被施加以保持经过所述主晶体管的电流与经过所述感应晶体 管的电流的所述比率为目标比率的场板偏置。14. 根据权利要求13所述的方法，其中，所述目标比率在-2 %至+2 %内。15. 根据权利要求13所述的方法，还包括： 基于确定的所述场板偏置，确定将在所述电路的正常操作期间施加的用于所述场板偏 置的参考电压；以及 调整所述电路的参考电压。16. 根据权利要求15所述的方法，还包括： 在所述感应晶体管的栅极端子和所述主晶体管的栅极端子上施加操作栅极脉冲；以及 在所述感应晶体管的场板上施加场板脉冲，其中所述场板脉冲与所述操作栅极脉冲同 步且同相。17. -种半导体器件，包括： 三端子主晶体管，设置在衬底中并包括源极接触件、漏极接触件和栅极接触件，所述主 晶体管包括： 多个第一沟槽，在所述衬底的第一区域中设置在前侧处，其中所述多个第一沟槽中的 每一个都包括耦合至所述栅极接触件的栅极线，并且其中所述多个第一沟槽中的每一个的 没有填充有所述栅极线的材料的部分包括介电材料;以及 四端子感应晶体管，设置在所述衬底中并包括源极接触件、漏极接触件、栅极接触件和 场板接触件，所述感应晶体管包括： 多个第二沟槽，在所述衬底的第二区域中设置在所述前侧处，其中所述多个第二沟槽 中的每一个都包括耦合至所述栅极接触件的栅极线，并且其中所述多个第二沟槽中的每一 个都包括耦合至所述场板接触件的场板线，其中所述多个第二沟槽中的沟槽的总数量不同 于所述多个第一沟槽中的沟槽的总数量。18. 根据权利要求17所述的器件，还包括： 第一源极区域，设置在相邻的所述多个第一沟槽之间；以及 第二源极区域，设置在相邻的所述多个第二沟槽之间。19. 根据权利要求18所述的器件，还包括： 设置在所述衬底的背侧处的公共漏极。20. 根据权利要求17所述的器件，其中，所述场板线电容性地耦合至所述感应晶体管的 漂移区域。21. 根据权利要求17所述的器件，其中，所述感应晶体管的栅极接触件耦合至所述主晶 体管的栅极接触件。
【文档编号】H01L27/06GK105990337SQ201610154650
【公开日】2016年10月5日
【申请日】2016年3月17日
【发明人】M·金, O·布兰科, R·刚里诺
【申请人】英飞凌科技奥地利有限公司