具有衬底隔离和未掺杂沟道的集成电路结构的制作方法
【专利摘要】本发明提供了一种半导体结构。该半导体结构包括在衬底上形成的鳍结构；在鳍结构上方形成的栅极堆叠件；位于衬底上方并且在栅极堆叠件的相对两侧上设置的源极/漏极区；在鳍结构中限定并且位于栅极堆叠件的下面的沟道区，其中，沟道区是未掺杂的；以及垂直地设置在沟道区和衬底之间的掩埋隔离层，其中，掩埋隔离层包括化合物半导体氧化物。本发明还涉及具有衬底隔离和未掺杂沟道的集成电路结构。
【专利说明】
具有衬底隔离和未掺杂沟道的集成电路结构
技术领域
[0001]本发明涉及具有衬底隔离和未掺杂沟道的集成电路结构。
【背景技术】
[0002]半导体集成电路(IC)产业已经经历了快速发展。IC材料和设计方面的技术进步已经产生了数代1C，其中每一代都具有前一代更小和更复杂的电路。在IC演变过程中，功能密度(即，每芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以生成的最小的组件(或线))已经降低。通常这种按比例缩小工艺通过提高生产效率和降低相关成本来提供益处。这种按比例缩小工艺也增加了加工和制造IC的复杂度而且为了实现这些进步，需要在IC加工和制造方面的类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET的三维晶体管以替换平面晶体管。可以认为FinFET是从衬底突出并且进入栅极的典型的平面器件。典型的FinFET是用从衬底延伸向上的薄“鳍”(或鳍结构)制造的。在垂直的鳍中形成FET的沟道，并且在鳍的沟道区上方(例如，围绕)提供栅极。围绕鳍包裹栅极增加沟道区和栅极之间的接触面积并且允许栅极从多侧控制沟道。这可以以许多途径利用，并且在一些应用中，FinFET提供降低的短沟道效应、降低的泄漏以及更高的电流。换句话说，它们可以比平面器件更快、更小和更有效。
[0003]然而，由于FinFET和其他非平面器件中的复杂属性，制造平面晶体管中使用的许多技术不能很好地适用于制造非平面器件。仅作为一个实例，由于不同类型的半导体的不同晶格结构，因此用于在元素半导体衬底上形成化合物半导体沟道的常规技术可能产生不期望的沟道应变和/或晶格缺陷。同样地，常规技术不能有效地在沟道区和衬底之间形成化合物半导体氧化物或其他绝缘部件。因此，虽然对于平面器件现有的制造技术已经大体上足够，但是为了继续满足不断增加的设计需求，需要进一步的进步。
【发明内容】
[0004]为了解决现有技术中的问题，本发明提供了一种半导体器件，包括:鳍结构，在衬底上形成；栅极堆叠件，在所述鳍结构上方形成；源极/漏极区，位于所述衬底上方并且在所述栅极堆叠件的相对两侧上设置；沟道区，在所述鳍结构中限定并且位于所述栅极堆叠件的下面，其中，所述沟道区是未掺杂的；以及掩埋隔离层，垂直地设置在所述沟道区和所述衬底之间，其中，所述掩埋隔离层包括化合物半导体氧化物。
[0005]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度。
[0006]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；其中，将所述掩埋隔离层配置成使所述沟道区与所述衬底完全地电隔离。
[0007]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层。
[0008]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层；其中，所述掩埋隔离层包括硅锗氧化物。
[0009]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层；其中，所述掩埋隔离层包括硅锗氧化物；其中，所述衬底是硅衬底；所述半导体材料层包括硅锗；以及所述沟道区包括娃。
[0010]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层；其中，所述掩埋隔离层包括硅锗氧化物；其中，所述衬底是硅衬底；所述半导体材料层包括硅锗；以及所述沟道区包括娃；其中，所述半导体材料层的厚度在从约3nm至约15nm范围内。
[0011 ] 在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层；其中，所述掩埋隔离层包括硅锗氧化物；其中，所述衬底是硅衬底；所述半导体材料层包括硅锗；以及所述沟道区包括硅；其中，所述半导体材料层的厚度在从约3nm至约15nm范围内；其中，所述第一厚度和所述第二厚度之间的差值大于所述半导体材料层的厚度。
[0012]在上述半导体器件中，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度；还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层；其中，所述掩埋隔离层包括硅锗氧化物；其中，所述衬底是硅衬底；所述半导体材料层包括硅锗；以及所述沟道区包括硅；其中，所述沟道区以介于约1nm和约40nm之间范围内的高度垂直地从所述掩埋隔离层跨至所述栅极堆叠件。
[0013]在上述半导体器件中，其中，所述栅极堆叠件包括高k介电材料层和金属电极。
[0014]根据本发明的另一个方面，提供了一种半导体器件，包括:鳍结构，在衬底上形成；栅极堆叠件，在所述鳍结构上方形成；源极/漏极区，位于所述衬底上方并且在所述栅极堆叠件的相对两侧上设置；沟道区，在所述鳍结构中限定并且位于所述栅极堆叠件的下面；以及化合物半导体氧化物的掩埋隔离层，垂直地设置在所述沟道区和所述衬底之间，延伸至所述源极/漏极区，其中，所述掩埋隔离层包括所述沟道区内的第一厚度以及所述源极/漏极区内的第二厚度，所述第二厚度小于所述第一厚度。
[0015]在上述半导体器件中，其中，所述掩埋隔离层配置成使所述沟道区与所述衬底完全地电隔离；以及所述掩埋隔离层包括氧化硅锗。
[0016]在上述半导体器件中，其中，所述掩埋隔离层配置成使所述沟道区与所述衬底完全地电隔离；以及所述掩埋隔离层包括氧化硅锗；还包括垂直地设置在所述源极/漏极区和所述掩埋隔离层之间的化合物半导体层，其中，所述衬底是硅衬底，所述化合物半导体层包括硅锗；并且所述沟道区是未掺杂的硅沟道区。
[0017]在上述半导体器件中，其中，所述掩埋隔离层配置成使所述沟道区与所述衬底完全地电隔离；以及所述掩埋隔离层包括氧化硅锗；还包括垂直地设置在所述源极/漏极区和所述掩埋隔离层之间的化合物半导体层，其中，所述衬底是硅衬底，所述化合物半导体层包括硅锗；并且所述沟道区是未掺杂的硅沟道区；其中，所述第一厚度和所述第二厚度之间的差值大于所述化合物半导体层的厚度。
[0018]根据本发明的又一个方面，提供了一种制造非平面电路器件的方法，所述方法包括:接收衬底，所述衬底具有第一半导体材料的第一半导体层和位于所述第一半导体层上的第二半导体材料的第二半导体层，其中，所述第二半导体材料在组成上不同于所述第一半导体材料；图案化所述第一半导体层和所述第二半导体层以在所述第二半导体层中形成鳍结构；对所述第一半导体层实施第一选择氧化工艺从而使得所述第一半导体层的底部被氧化；在所述鳍结构的沟道区上方形成伪栅极；去除所述伪栅极，从而产生栅极沟槽；以及对所述第一半导体层实施第二选择氧化工艺从而使得所述栅极沟槽内的所述第一半导体层的顶部被氧化。
[0019]在上述方法中，还包括在所述栅极沟槽中形成栅极结构。
[0020]在上述方法中，还包括:在形成所述伪栅极之后，使所述源极/漏极区中的所述鳍结构凹进；以及在去除所述伪栅极之前，在所述源极/漏极区中外延生长源极/漏极部件。
[0021]在上述方法中，其中，所述第一半导体材料包括硅锗并且所述第二半导体材料是娃。
[0022]在上述方法中，其中，所述第一半导体材料包括硅锗并且所述第二半导体材料是硅；还包括在所述衬底上形成浅沟槽隔离(STI)部件，其中，形成所述STI部件包括:在所述鳍结构的鳍有源区之间的间隙中填充介电材料；以及使所述介电材料凹进从而使得所述第一半导体材料至少部分地未被所述STI部件覆盖。
[0023]在上述方法中，其中，将所述第一选择氧化工艺和所述第二选择氧化工艺中的每一个设计成选择性地氧化所述第一半导体材料而不氧化所述第二半导体材料。
【附图说明】
[0024]当结合附图进行阅读时，从下面的详细描述可以最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0025]图1是根据一些实施例构建的半导体结构的透视图。
[0026]图2是根据一些实施例的集成电路制造方法的流程图。
[0027]图3至图11是根据一些实施例构建的处于各个制造阶段的半导体结构的透视图。
[0028]图12A至图16A是根据一些实施例构建的处于各个制造阶段的半导体结构的透视图。
[0029]图12B至图16B、图16C和图16D是根据一些实施例构建的图12A至16A中的半导体结构的截面图。
[0030]图17是根据一些实施例的方法的流程图。
【具体实施方式】
[0031]本发明大体上涉及IC器件制造，以及更具体地，涉及使FinFET与衬底(上面形成有绝缘层)隔离的绝缘层以及涉及调整由绝缘层产生的沟道应变以适应FinFET的沟道类型。
[0032]为了实现本发明的不同特征，本发明提供了许多不同的实施例或实例。以下描述组件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可以包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件可以形成在第一和第二部件之间，从而使得第一和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚的目的，而且其本身并没有规定所述各种实施例和/或配置之间的关系。
[0033]另外，为了便于描述，可以在本文中使用诸如“在…之下”、“下面”、“下部”、“在…之上”、“上部”等的空间相对术语以描述如附图中示出的一个元件或部件与另一个(些)元件或部件的关系。除了图中示出的方位之外，空间相对术语意图涵盖器件在使用或操作中的不同方位。例如，如果图中的器件翻转，则描述为在其他元件或部件“下面”或“之下”的元件可以定位成在其他元件或部件“之上”。因此，示例性术语“下面”可以涵盖之上和下面两种方位。装置可以以其他方位定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以同样地作出相应的解释。
[0034]本发明涉及但是不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开将继续以FinFET实例示出本发明的各个实施例。然而，应该理解，除非明确声明该应用不应该限于器件的具体类型。
[0035]图1是根据本发明的各个方面的工件100的部分的透视图。为了简明和更好地示出本发明的构思已经简化了图1。可以将额外的部件合并至工件100内，并且对于工件100的其他实施例可以替换或消除以下描述的一些部件。
[0036]工件100包括衬底102或其上形成有鳍结构104的晶圆。鳍结构104具有一个或多个凸起的有源区(或鳍有源区)，而且，虽然示出的实施例包括FinFET鳍结构104，进一步的实施例包括在衬底102上形成的其他凸起的有源和无源器件。示出的鳍结构104包括FinFET，诸如示例性η沟道(NMOS) FinFET 106和ρ沟道(PMOS) FinFET 108。依次地，每个FinFET106和108包括一对相对的源极/漏极区(或源极/漏极部件)110 (其可以包括各种掺杂的半导体材料)以及在源极/漏极区110之间设置的沟道区112。通过对与沟道区112相邻并且包裹沟道区112的栅极堆叠件114施加的电压控制穿过沟道区112的载流子的流动(对于η沟道器件是电子而对于ρ沟道器件是空穴)。将栅极堆叠件114示出为半透明的以更好地示出下面的沟道区112。在示出的实施例中，沟道区112升到衬底102(沟道区112在衬底102上形成)的平面之上，并且因此，可以将鳍结构114称为“非平面”器件。凸起的沟道区112提供比相当的平面器件更大的与栅极堆叠件114邻近的表面积。这增强了栅极堆叠件114和沟道区112之间的电磁场相互作用，这可以降低与更小的器件相关的阈值电压、泄露和短沟道效应。因此，在许多实施例中，FinFET和其他非平面器件与其平面对应物相比在更小的占用空间实现更好的性能。
[0037]如以下更详细地描述，鳍结构104在半导体衬底102上形成。为了使相应的FinFET106和108与半导体衬底102电隔离，通过隔离部件116水平地以及通过掩埋隔离层118垂直地分离鳍结构104。在各个实施例中，本发明的方法和结构为FinFET提供掩埋隔离层118。掩埋隔离层118包括半导体氧化物材料以使有源区与衬底电隔离，从而降低或消除穿效应和提高器件性能。在一些实施例中，额外的半导体层120在掩埋隔离层118上形成。半导体层120可以具有与鳍结构104(凸起的有源区)的半导体材料不同的化合物半导体材料。在本实施例中，鳍结构104的半导体材料包括硅以及半导体层120的半导体材料包括硅锗(SiGe)。在进一步的实施例中，掩埋隔离层118包括硅锗氧化物。
[0038]在本实施例中，本发明的结构和方法提供未掺杂的并且具有更高的载流子迀移率以及进一步提高的器件性能(诸如增加的器件速度)的沟道区114。在一些其他实施例中，可以用合适类型的掺杂剂可选地掺杂沟道区114。
[0039]现参照图2至图17将描述具有FinFET器件(诸如106和108)的工件100的示例性方法。图2是根据本发明的各个方面的用于在工件100上制造FinFET或其他鳍基器件的方法200的流程图。以下附图参考工件100的透视图，和/或穿过FinFET器件的沟道区112(例如，沿着平面122)或穿过源极/漏极区110(例如，沿着平面124)截取的截面图。
[0040]根据本发明的各个方面共同描述方法200和工件100的结构。应该理解，可以在方法200之前、期间和之后提供额外的步骤并且对于该方法的其他实施例可以替换或消除描述的一些步骤。
[0041]首先参照图2的框202以及参照图3，接收包括衬底102的工件100。合适的衬底102包括块状硅衬底。可选地，衬底102可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102也包括绝缘体上硅(sol)衬底。使用注氧隔离(snrox)、晶圆接合和/或其他合适的方法来制造SOI衬底。
[0042]接收的工件100可以具有已经在其上形成的一个或多个层。在示出的实施例中，工件100包括在衬底102上形成的第一半导体层302和在第一半导体埋层上形成的第二半导体层304。第一半导体层302包括第一半导体材料并且第二半导体层304包括与第一半导体材料不同的第二半导体材料。第一和第二半导体层通过合适的技术外延地生长，诸如选择外延生长(SEG)。
[0043]第一半导体层302可以包括在衬底102的元素半导体上形成的并且物理接触衬底102的元素半导体的化合物半导体。在本实施例中，衬底102是硅衬底，第一半导体材料是硅锗(SiGe)并且第二半导体材料是硅。在一些实施例中，第一半导体层302包括具有在约20原子百分比和约35原子百分比之间的Ge浓度的SiGe。因此，第一半导体层302可以具有中间Ge浓度，诸如在约20原子百分比和约35原子百分比之间而不引入显著的位错效应。在进一步的实施例中，第一半导体层302具有Ge梯度从而使得最接近并且接触衬底102的半导体层302的部分具有在约20原子百分比和约35原子百分比之间的Ge浓度，而最远离衬底102的第一半导体层302的部分具有约60原子百分比的Ge浓度。
[0044]可以通过合适的技术形成第一半导体层302。在一些实施例中，可以通过任何合适的工艺在衬底102上形成第一半导体层302以外延生长第一半导体层302。合适的沉积工艺包括原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺。任何这些技术可以用于生长具有任何组成(包括渐变的组成)的半导体层302。例如，在示例性外延生长工艺中，当第一半导体层302生长时含Ge反应气体(例如，GeH4)的浓度随着时间变化以沉积具有Ge梯度的第一半导体层302。第一半导体层302可以形成为任何合适的厚度，并且在各个实施例中，厚度的范围是从约20nm至约90nm。
[0045]在示出的实施例中，第二半导体层304在第一半导体层302上形成并且直接接触第一半导体层302。如下所述，处理第二半导体层304以形成鳍结构104的核心(core)。因此，第二半导体层304可以包括任何合适的元素或化合物半导体，而且在示例性实施例中，包括元素硅半导体。与第一半导体层类似，可以通过ALD、CVD, HDP-CVD, PVD和/或其他合适的沉积工艺外延生长第二半导体层304。
[0046]在本实施例中，在不掺杂的情况下形成第二半导体层，因此也被称为未掺杂半导体层。例如，在掺杂期间，前体不包括含掺杂剂的化学物质。在进一步的实例中，不执行进一步的离子注入以消除对第二半导体层304引入掺杂剂。在该实施例中，形成的沟道区是未掺杂的并且具有更少的缺陷。这将与工件100的制造一起进一步描述。
[0047]为了有助于制造并且避免对半导体层304的损害，可以在半导体层304上形成一层或多层硬掩模层306。硬掩模层306包括诸如半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物的电介质，并且在示例性实施例中，硬掩模层306包括氧化硅层和氮化硅层。硬掩模层306可以通过热生长、ALD、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺来形成。
[0048]在方法200的随后操作中用于限定鳍结构104的光刻胶层(或抗蚀剂)可以在硬掩模层306上形成。示例性光刻胶层包括光敏材料，当暴露于光时该光敏材料导致层经历性质变化。通过提及的显影工艺该性质变化可以用于选择性地去除光刻胶层的暴露或未暴露部分。用以形成图案化的光刻胶层的该工序也被称为光刻图案化。
[0049]在一个实施例中，通过光刻工艺图案化光刻胶层以保留在鳍结构104上方设置的光刻胶材料的部分。在图案化光刻胶之后，对工件100实施蚀刻工艺以打开硬掩模层306，从而将来自光刻胶层的图案转印至硬掩模层306。在图案化硬掩模层306之后可以去除剩余的光刻胶层。示例性光刻工艺包括旋转涂覆光刻胶层、软烘烤光刻胶层、掩模对准、曝光、曝光后烘烤、显影光刻胶层、漂洗和干燥(例如硬烘烤)。可选地，可以通过其他方法执行、补充或替换光刻工艺，诸如无掩模光刻、电子束写入以及离子束写入。
[0050]参照图2的框204以及参照图4，穿过图案化的硬掩模层的开口蚀刻第二半导体层304和第一半导体层302以限定鳍结构104。
[0051]对工件100实施一个或多个蚀刻工艺以蚀刻未被图案化的硬掩模层306覆盖的第二半导体层304和第一半导体层302的部分。在图案化半导体层的蚀刻工艺期间图案化的硬掩模层306用作蚀刻掩模。
[0052]蚀刻工艺可以包括任何合适的蚀刻技术，诸如干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。在一些实施例中，蚀刻包括用不同的蚀刻化学物质的多个蚀刻步骤，每个步骤针对工件100的特定材料。例如，在实施例中，可以通过稀释的氟化氢溶液蚀刻硬掩模层中的氧化硅膜并且可以通过磷酸溶液蚀刻硬掩模层中的氮化硅膜。在其他实施例中，使用氟基蚀刻剂通过干蚀刻工艺蚀刻第一和第二半导体层。
[0053]设计蚀刻工艺以产生在第一半导体层302的剩余物之上延伸的任何合适的高度和宽度的鳍结构104。除了限定鳍结构104之外，框204的蚀刻也可以限定鳍结构104的凸起的有源区之间的一个或多个隔离部件沟槽。
[0054]具体地，控制对第一半导体层302施加的蚀刻操作从而使得部分地蚀刻半导体层302而不蚀刻穿过半导体层302，如图4所示。这可以通过相对于第一半导体层302的厚度控制蚀刻时间或通过控制其他蚀刻参数来实现。在蚀刻工艺之后，鳍结构形成并且从第二半导体材料层304延伸至第一半导体材料层302。第一半导体材料层302包括未图案化的底部以及作为鳍结构104的部分的图案化的顶部。
[0055]参照图2的框206以及参照图5，第一衬垫(或第二硬掩模层)502在鳍结构104的上方形成从而使得鳍结构104的侧壁被衬垫502覆盖。衬垫502能够保护第一半导体材料层302的顶部免受后续蚀刻。衬垫502可以包括任何合适的介电材料，并且示例性衬垫502包括氮化硅。在示出的实施例中，衬垫502在鳍结构104的上表面上(即，硬掩模层308的上表面上)，以及在鳍结构104的侧壁表面上形成。以这种方式，衬垫502保护鳍结构104的这些外表面。通过包括沉积和各向异性蚀刻的工序形成衬垫502。因此，从鳍有源区之间的间隙内的衬底102去除衬垫。也可以从鳍有源区的顶面去除衬垫502。在一些实施例中，通过CVD沉积衬垫502并且通过干蚀刻各向异性蚀刻衬垫502。在一些实例中，氮化硅的沉积包括用前体的CVD工艺，该前体具有六氯乙硅烷(Si2Cl6)、二氯娃烷(SiH2Cl2)、双(叔丁氨基)硅烷(C8H22N2Si)以及乙硅烷(Si2H6)或它们的组合。在一些实例中，各向异性蚀刻包括使用含氟蚀刻剂的等离子体蚀刻工艺。
[0056]参照图2的框208以及参照图6，将衬垫502和硬掩模层306用作共同蚀刻掩模在鳍有源区之间的间隙内蚀刻衬底102。在本实施例中，蚀刻工艺蚀刻穿过第一半导体材料层302并且继续蚀刻至衬底102。蚀刻工艺可以包括任何合适的蚀刻技术，诸如干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，RIE)。在一些实施例中，蚀刻工艺包括用不同蚀刻化学物质的多个蚀刻步骤，每个步骤针对工件100的特定材料。例如，在实施例中，蚀刻工艺包括使用氟基蚀刻剂的干蚀刻工艺。通过框208中的蚀刻工艺，沟槽602在衬底102中形成。随后可以用介电材料填充沟槽602以形成隔离部件，诸如STI部件。
[0057]参照图2的框210以及参照图7，氧化第一半导体材料层302。具体地，第一半导体材料层302的底部中的第一半导体材料被氧化并且转化成半导体氧化层118，也被称为图1中的掩埋隔离层118。在本实施例中，未被衬垫502覆盖的第一半导体材料层302的底部在氧化工艺期间被完全氧化而第一半导体材料层302的顶部被衬垫502保护免于被氧化。未被氧化的第一半导体材料层302的顶部作为半导体层保留并且对应于图1中的半导体层120。本操作处的氧化工艺是选择氧化，调整该选择氧化从而使得在氧化工艺期间只氧化第一半导体材料而选择性地不氧化衬底102的在组成上与第一半导体材料不同的半导体材料。
[0058]在本实施例中，第一半导体材料层302的第一半导体材料是硅锗而衬底102和第二半导体材料层304的半导体材料是硅。调整氧化工艺以选择性地氧化硅锗。在进一步的实施例中，由于湿氧化工艺趋向于选择性地氧化第一半导体材料层302内的锗而不氧化衬底102和/或第二半导体材料层304内的硅，因此使用该湿氧化工艺。例如，可以加热衬底102至并且保持在约400°C和约600°C之间同时在保持为约IAtm.的压力的环境中对衬底102供应纯水(蒸汽)持续约30分钟和约I小时之间。氧化技术形成分隔鳍结构104和衬底102的SiGe埋氧隔离层118。
[0059]参照图8，在本实施例中，第二衬垫802在衬底102上形成。第二衬垫802覆盖鳍结构104的侧壁和衬底102中的沟槽602的侧壁。第二衬垫802在随后的处理之前为沟槽602提供内衬。衬垫降低衬底102和填充材料之间的界面处的晶体缺陷。衬垫可以包括任何合适的材料，包括半导体氮化物、半导体氧化物、热半导体氧化物、半导体氮氧化物、聚合物电介质和/或其他合适的材料，并且可以使用任何合适的沉积工艺形成，包括热生长、ALD、CVD、HDP-CVD, PVD和/或其他合适的沉积工艺。在一些实施例中，衬垫包括通过热氧化工艺形成的常规热氧化物衬垫。在一些示例性实施例中，衬垫包括通过HDP-CVD形成的半导体氮化物。
[0060]参照图2的框212以及参照图9，隔离部件116在衬底102上形成。如框212至框214中所示，STI或其他类型的隔离部件可以在鳍结构104的凸起的有源区之间形成。参照图9，介电材料902在隔离部件沟槽602内沉积以形成隔离部件116。合适的填充材料902包括半导体氧化物、半导体氮化物、半导体氮氧化物、FSGjg k介电材料和/或它们的组合。在各个示例性实施例中，使用HDP-CVD工艺、次大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来沉积介电材料902。在一个这样的实施例中，使用CVD工艺沉积包括介电材料902和液体或半液体状态的溶剂的可流动的介电材料。使用固化工艺除去溶剂，保留在其固体状态的介电材料902。
[0061 ] 可以在介电材料902的沉积之后进行化学机械抛光/平坦化(CMP)工艺。CMP工艺可以将硬掩模层306用作抛光停止层以防止抛光半导体层304。在示出的实施例中，CMP工艺完全去除硬掩模层306，但是在进一步的实施例中，在CMP工艺之后保留硬掩模层306的一些部分。
[0062]参照图2的框214以及参照图10，凹进介电材料902以暴露半导体层304，从而形成凸起的有源区或鳍结构104。鳍有源区通过掩埋隔离层118和STI部件116彼此电隔离或与衬底102电隔离。在示出的实施例中，凹进填充材料902以暴露整个半导体层304。至少部分地暴露半导体层120从而使得可以施用随后的氧化工艺以氧化沟道区112内的半导体层120。在该实施例中，凹进填充材料902直到填充材料902的上表面位于半导体层120的上表面下面从而使得至少部分地暴露半导体层120。可以使用任何合适的蚀刻技术以凹进填充材料902，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法，而且在示例性实施例中，使用各向异性干蚀刻选择性地去除填充材料902而不蚀刻半导体层304。
[0063]参照图2的框216以及参照图11，在沟道区112的上方形成诸如伪栅极1102的保护结构。形成伪栅极1102可以包括沉积包含多晶硅或其他合适的材料的伪栅极层以及在光刻工艺中图案化该层。可以在伪栅极层1102上形成栅极硬掩模层1104。栅极硬掩模层1104可以包括任何合适的材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合。栅极堆叠件1102的形成包括栅极材料层的沉积和图案化该栅极材料层。在一些实施例中，图案化工艺包括形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻掩模蚀刻硬掩模层；以及使用图案化的硬掩模层作为蚀刻掩模蚀刻栅极材料层。
[0064]在一些实施例中，在伪栅极1102的侧壁上形成栅极间隔件1106或侧壁间隔件。栅极间隔件1106可以用于补偿随后形成的源极/漏极部件以及可以用于设计或修改源极/漏极结构(连接)轮廓。栅极间隔件1106可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合。栅极间隔件的形成包括沉积和各向异性蚀刻，诸如干蚀刻。
[0065]参照图2的框218以及参照图11，在鳍结构104的上方形成硬掩模1108。硬掩模1108可以用作用于在随后的操作中对准源极/漏极部件的外延生长的导向部件。硬掩模1108在鳍结构104的表面上(包括鳍结构104的上表面和侧壁表面)形成。硬掩模1108可以包括任何合适的介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、它们的组合和/或其他合适的材料。示例性硬掩模1106包括氮化硅。在各个实施例中，使用一个或多个合适的工艺形成硬掩模层1108，包括热生长、ALD、CVD、HDP-CVD,PVD和/或其他合适的沉积工艺。
[0066]参照图2的框220以及参照图12A和图12B，蚀刻源极/漏极区110内的硬掩模1108。图12A是示意图并且图12B是沿着鳍有源区的工件100的截面图，如虚线1202中所示。蚀刻保留半导体层302的部分剩余以用作随后的外延生长工艺的晶种层，半导体层302的剩余部分也被称为图1中的半导体层120。在各个实施例中，在蚀刻之后，剩余的半导体层120具有在约3nm和约1nm之间的厚度。该技术也可以保留硬掩模1108的在半导体层120的顶面之上延伸的部分以便控制和对准源极/漏极部件的外延生长。蚀刻可以作为单蚀刻工艺或作为使用多种蚀刻剂和技术的多蚀刻工艺实施。在示例性实施例中，使用诸如各向异性干蚀刻技术的各向异性(定向)蚀刻技术，其蚀刻硬掩模1108的水平表面。在另一示例性实施例中，蚀刻包括多个蚀刻步骤，多个蚀刻步骤进一步包括去除半导体层120上的硬掩模1108的顶部的各向异性蚀刻步骤，以及选择性地去除第二半导体层304的选择蚀刻步骤(诸如湿蚀刻)。在蚀刻期间可以部分地去除半导体层120。
[0067]在图12B中，栅极堆叠件1102下面的半导体层304对应于沟道区112。在一些实施例中，如上所述，沟道区112是未掺杂的。因此，降低了沟道缺陷，增加了载流子迀移率，而且提高了器件性能。
[0068]参照图2的框222以及参照图13A和图13B，在半导体层120上形成凸起的源极/漏极(S/D)部件110。伪栅极1102和/或栅极间隔件1106将源极/漏极部件110限制至源极/漏极区110，并且硬掩模1108将源极/漏极部件限制在水平地位于源极/漏极区110内。在许多实施例中，通过一个或多个外延或外延的(epi)工艺形成源极/漏极部件110，凭此Si部件、SiGe部件、SiC部件和/或其他合适的部件在鳍结构104上以结晶状态在鳍结构104上生长。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD)、分子束外延和/或其他合适的工艺。外延工艺可以使用气态和/或液体前体，其与鳍结构104的组成相互作用。
[0069]可以通过引入掺杂物种(species)在外延工艺期间原位掺杂源极/漏极部件110，掺杂物种包括Φ型掺杂剂，诸如硼或BF2;n型掺杂剂，诸如磷或砷；和/或包括它们的组合的其他合适的掺杂剂。如果源极/漏极部件110不是原位掺杂的，实施注入工艺(即接合点注入工艺)以掺杂源极/漏极部件110。在示例性实施例中，NMOS中的源极/漏极部件110包括SiCP或SiP，而PMOS中的源极/漏极部件110包括GeSnB (锡可以用于调整晶格常数)和/或SiGeSnB。可以实施一个或多个退火工艺以活化源极/漏极部件110。合适的退火工艺包括快速热退火(RTA)和/或激光退火工艺。
[0070]参照图2的框224以及参照图14A和14B，在源极/漏极区110中的源极/漏极部件110上形成层间电介质(ILD) 1402。ILD 1402可以围绕伪栅极1102和/或栅极间隔件1106，从而允许去除这些部件并且在得到的空腔中形成替换栅极114。因此，在这样的实施例中，如图14A中所示，在沉积ILD 1402之后去除伪栅极1102。ILD 1402也可以是电互连工件的器件的电互连结构的部分。在这样的实施例中，ILD 1402用作支撑和隔离导电迹线的绝缘体。ILD 1402可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的材料和/或它们的组合。在一些实施例中，ILD1402的形成包括沉积和CMP。
[0071]参照图2的框226以及参照图14A和图14B，去除伪栅极堆叠件1102，导致栅极沟槽1404。在一些实施例中，通过选择性地去除伪栅极堆叠件的诸如湿蚀刻的工艺去除伪栅极堆叠件。蚀刻可以包括针对相应的伪栅极层的多个蚀刻步骤。
[0072]参照图2的框228以及参照图15A和图15B，氧化栅极沟槽1404内的半导体层120，从而使鳍结构104与衬底102完全地隔离。在本实施例中，在去除伪栅极堆叠件之后，由于先前凹进STI部件116以暴露半导体层120，所以沟道区112内的半导体层120暴露。
[0073]沟道区112内的半导体层120被完全氧化并且转化成掩埋隔离层118的部分从而使得鳍有源区与衬底102电隔离。本操作处的氧化工艺是选择氧化，调整该选择氧化从而使得在氧化工艺期间只氧化第一半导体材料而选择性地不氧化衬底102的在组成上与第一半导体材料不同的半导体材料。
[0074]因此，形成的掩埋隔离层118提供鳍结构104与衬底102的完全隔离，从而有效地降低(或消除)反穿通效应，降低泄漏并且提高器件性能。任何合适的选择氧化工艺可以用于氧化半导体层120的暴露的半导体材料。在本实施例中，半导体材料层120的半导体材料是硅锗而衬底102和第二半导体材料层304的半导体材料都是硅。调整氧化工艺以选择性地氧化硅锗。在进一步的实施例中，由于湿氧化工艺趋向于选择性地氧化第一半导体材料层120内的锗而不氧化衬底102和/或第二半导体材料层304内的硅，因此使用该湿氧化工艺。例如，可以加热衬底102至并且保持在约400°C和约600°C之间同时在保持为约IAtm.的压力的环境中对衬底102供应纯水(蒸汽)持续约30分钟和约I小时之间。氧化技术形成分隔鳍结构104和衬底102的SiGe埋氧隔离层118。
[0075]参照图2的框230以及参照图16A、图16B、图16C和图16D，栅极堆叠件114在工件100上形成。图16A是示意图，图16A、图16B、图16C和图16D分别是沿着虚线AA’、BB’和CC’的工件100的截面图。在工件100上形成围绕鳍结构104的沟道区112的栅极堆叠件114。栅极堆叠件114通过工序在栅极沟槽1404中形成，诸如包括沉积和CMP的工序。尽管应该理解栅极堆叠件114可以是任何合适的栅极结构，在一些实施例中，栅极堆叠件114是高k金属栅极，其包括栅极介电层1602以及栅电极层1604，每层栅电极层1604均可以包括数层子层。
[0076]在一个这样的实施例中，栅电极层1602包括通过合适的方法沉积的界面层，诸如ALD、CVD、臭氧氧化等。界面层可以包括氧化娃、HfS1、氮化娃、氮氧化娃和/或其他合适的材料。在一些实施例中，栅极介电层1602包括通过合适的技术在界面层上沉积的高k介电层，诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、它们的组合和/或其他合适的技术。高 k 介电层可以包括 LaO、A10、ZrO、T1、Ta205、Y2O3^SrT13 (STO)、BaT13 (BTO)、BaZrO、HfZrO、HfLaO、HfS1、LaS1、AlS1、HfTaO、HfT1、(Ba，Sr) T13 (BST)、Al2O3' Si3N4、氮氧化物(S1N)或其他合适的材料。
[0077]然后通过ALD、PVD、CVD或其他合适的工艺来形成栅电极层1604，而且栅电极层1604可以包括单层或多层，诸如金属层、衬垫层、湿润层和/或粘附层。栅电极层1604可以包括 T1、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、ff 或任何合适的材料。在一些实施例中，不同的金属栅极材料用于nMOS和pMOS器件。可以实施CMP工艺以产生栅极堆叠件114的基本上平坦的顶面。在形成栅极堆叠件114之后，可以提供工件100用于进一步的制造，诸如接触件形成以及互连结构的进一步制造。
[0078]沟道区112对应于第二半导体层304并且其厚度Tf代表沟道区内的鳍垂直厚度。在一些实例中，鳍厚度Tf在从约1nm至约40nm的范围内。如图16B中所示，掩埋隔离层118具有连续结构以使沟道区112和S/D部件110与衬底102分隔。掩埋隔离层118在沟道区112和S/D区内具有不同的厚度。具体地，掩埋隔离层118具有沟道区112内的第一厚度Tl和S/D区内的第二厚度T2，其中第一厚度Tl大于第二厚度T2。第一厚度Tl与第一半导体材料层302的厚度相关并且通过相应的沉积调整。在一些实施例中，第一和第二厚度的差值(Tl - T2)大于S/D区内的半导体层120的厚度。在一些实例中，S/D区内的半导体层120具有在从约3nm至约15nm范围内的厚度。在一些实例中，如图16C中所示，第二衬垫802具有在从约20埃至约60埃范围内的厚度。在进一步的实例中，第二衬垫802可以包括氮化硅、氮氧化硅、氧化铝或它们的组合。
[0079]本发明提供了一种用于形成下面具有掩埋隔离层以降低穿通效应的鳍式场效应晶体管(FinFET)的技术。通过两个选择氧化工艺来形成掩埋隔离层并且因此具有两个不同的厚度。沟道区是具有降低的缺陷的未掺杂沟道区。因此，增加了载流子迀移率，并且提高了器件性能。在一些实施例中，掩埋隔离层包括氧化硅锗。在不偏离本发明的精神和范围的情况下，可以存在其他替代物或实施例。掩埋隔离层使沟道区和源极/漏极部件与衬底电隔离，从而降低泄漏并且降低(或消除)穿通效应。
[0080]因此，本发明根据一些实施例提供了一种半导体结构。该半导体结构包括在衬底上形成的鳍结构；在鳍结构上方形成的栅极堆叠件；位于衬底上方并且在栅极堆叠件的相对两侧上设置的源极/漏极区；在鳍结构中限定并且位于栅极堆叠件的下面的沟道区，其中，沟道区是未掺杂的；以及垂直地设置在沟道区和衬底之间的掩埋隔离层，其中，掩埋隔离层包括化合物半导体氧化物。
[0081]本发明根据一些其他实施例也提供了一种半导体结构。该半导体结构包括在衬底上形成的鳍结构；在鳍结构上方形成的栅极堆叠件；位于衬底上方并且在栅极堆叠件的相对两侧上设置的源极/漏极区；在鳍结构中限定并且位于栅极堆叠件的下面的沟道区；以及垂直地设置在沟道区和衬底之间的化合物半导体氧化物的掩埋隔离层，延伸至所述源极/漏极区，其中，掩埋隔离层包括沟道区内的第一厚度以及源极/漏极区内的第二厚度，第二厚度小于第一厚度。
[0082]本发明根据一些实施例提供了一种制造非平面电路器件的方法。该方法包括接收衬底，衬底具有第一半导体材料的第一半导体层和位于第一半导体层上的第二半导体材料的第二半导体层，其中，第二半导体材料在组成上不同于第一半导体材料；图案化第一半导体层和第二半导体层以形成第二半导体层中的鳍结构；对第一半导体层实施第一选择氧化工艺从而使得第一半导体层的底部被氧化；在鳍结构的沟道区上方形成伪栅极；去除伪栅极，从而导致栅极沟槽；以及对第一半导体层实施第二选择氧化工艺从而使得栅极沟槽内的第一半导体层的顶部被氧化。
[0083]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种半导体器件，包括: 鳍结构，在衬底上形成； 栅极堆叠件，在所述鳍结构上方形成； 源极/漏极区，位于所述衬底上方并且在所述栅极堆叠件的相对两侧上设置； 沟道区，在所述鳍结构中限定并且位于所述栅极堆叠件的下面，其中，所述沟道区是未惨杂的；以及 掩埋隔离层，垂直地设置在所述沟道区和所述衬底之间，其中，所述掩埋隔离层包括化合物半导体氧化物。2.根据权利要求1所述的半导体器件，其中，所述掩埋隔离层在所述沟道区内具有第一厚度，并且所述延伸至所述源极/漏极区的掩埋隔离层具有小于所述第一厚度的第二厚度。3.根据权利要求2所述的半导体器件，其中，将所述掩埋隔离层配置成使所述沟道区与所述衬底完全地电隔离。4.根据权利要求2所述的半导体器件，还包括设置在所述源极/漏极区内的掩埋隔离层上的半导体材料层。5.根据权利要求4所述的半导体器件，其中，所述掩埋隔离层包括硅锗氧化物。6.根据权利要求5所述的半导体器件，其中， 所述衬底是娃衬底； 所述半导体材料层包括硅锗；以及 所述沟道区包括硅。7.根据权利要求6所述的半导体器件，其中，所述半导体材料层的厚度在从约3nm至约15nm范围内。8.根据权利要求7所述的半导体器件，其中，所述第一厚度和所述第二厚度之间的差值大于所述半导体材料层的厚度。9.一种半导体器件，包括: 鳍结构，在衬底上形成； 栅极堆叠件，在所述鳍结构上方形成； 源极/漏极区，位于所述衬底上方并且在所述栅极堆叠件的相对两侧上设置； 沟道区，在所述鳍结构中限定并且位于所述栅极堆叠件的下面；以及化合物半导体氧化物的掩埋隔离层，垂直地设置在所述沟道区和所述衬底之间，延伸至所述源极/漏极区，其中，所述掩埋隔离层包括所述沟道区内的第一厚度以及所述源极/漏极区内的第二厚度，所述第二厚度小于所述第一厚度。10.一种制造非平面电路器件的方法，所述方法包括: 接收衬底，所述衬底具有第一半导体材料的第一半导体层和位于所述第一半导体层上的第二半导体材料的第二半导体层，其中，所述第二半导体材料在组成上不同于所述第一半导体材料； 图案化所述第一半导体层和所述第二半导体层以在所述第二半导体层中形成鳍结构； 对所述第一半导体层实施第一选择氧化工艺从而使得所述第一半导体层的底部被氧化； 在所述鳍结构的沟道区上方形成伪栅极； 去除所述伪栅极，从而产生栅极沟槽；以及 对所述第一半导体层实施第二选择氧化工艺从而使得所述栅极沟槽内的所述第一半导体层的顶部被氧化。
【文档编号】H01L27/105GK105990346SQ201510091138
【公开日】2016年10月5日
【申请日】2015年2月28日
【发明人】江国诚, 陈冠霖
【申请人】台湾积体电路制造股份有限公司