存储器元件及其制作方法
【专利摘要】本发明公开了一种存储器元件及其制作方法，该存储器元件包括多个含硅导电层是相互平行地垂直叠层于基板上。多条串行选择线位于含硅导电层上方，并沿第一方向延伸。多条串行垂直于含硅导电层和串行选择线，且电性连接至串行选择线。多条位线位于串行选择在线，并沿第二方向延伸。多组多层插塞结构沿第一方向排列设置，将多个串行分别夹设于相邻二个多层插塞结构之间。其中，每一多层插塞结构包含多个介层插塞，每一介层插塞与一含硅导电层对应导通。多条金属字线。其中，每一金属字线沿第一方向延伸，且与导通同一含硅导电层的介层插塞电性连接。
【专利说明】
存储器元件及其制作方法
技术领域
[0001]本发明是有关于一种半导体元件及其制作方法，且特别是有关于一种存储器元件及其制作方法。
【背景技术】
[0002]非易失性存储器元件，例如闪存，具有在移除电源时亦不丢失储存于存储单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数字相机等的固态大容量存储应用。为了达到具有更高密度储存容量的需求，目前已经有各种不同结构的三维存储器元件，例如具有单栅极(single-gate)存储单元、双栅极(double gate)存储单元，和环绕式栅极(surrounding gate)存储单元的三维闪存元件，被提出。
[0003]三维存储器元件，例如垂直通道式(vertical-channel，VC)三维NAND闪存元件，具有许多层叠层(存储器层)结构，可达到更高的储存容量，更具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度。然而，随着元件尺寸持续缩小化，由导线，例如字线或源极线，的电阻与电容所造成的信号传递延迟(RC delay)，将变成影响三维存储器元件擦除和编程等操作速度的主要因素之一。目前业界多使用较低电阻值的金属作为垂直通道式三维NAND闪存元件的栅极，以减少字线的时间延迟。
[0004]然而，垂直通道式三维NAND存储器元件的金属栅极制作过程，必须先形成贯穿多层叠层结构中刻蚀沟道，再以另一次刻蚀，经由刻蚀沟道来移除位于层叠层结构中多的牺牲层，方能进行金属栅极(字线)的填充。刻蚀沟道的设置，会占据存储单元的形成空间，影响元件的储存容量。加上，多层叠层结构中容易残留牺牲层，或因为过度刻蚀而损伤存储层，而造成存储单元缺陷，严重影响垂直通道式三维NAND闪存元件的储存容量与工艺良率。
[0005]因此，有需要提供一种更先进的存储器元件及其制作方法，以改善已知技术所面临的问题。
【发明内容】
[0006]本说明书的一实施例是在提供一种存储器元件。此一存储器元件包括多个含硅导电层、多条串行选择线(select1n lines)、多条串行(string)、多条位线(bit lines)、多组多层插塞结构以及多条金属字线(metal strapped word line)。其中，含娃导电层是相互平行地垂直叠层于基板上。串行选择线位于含硅导电层上方，并沿第一方向延伸。串行垂直于含硅导电层和串行选择线，且电性连接至串行选择线。位线位于串行选择线上方，并沿第二方向延伸，且分别与串行电性连接。多层插塞结构沿第一方向排列设置，将多个串行分别夹设于相邻的二个多层插塞结构之间。其中，每一个多层插塞结构包含多个介层插塞，每一个介层插塞与一个含硅导电层对应导通。金属字线沿第一方向延伸，且每一条金属字线与导通同一个含硅导电层的介层插塞电性连接。
[0007]本说明书的另一实施例是在提供一种存储器元件的制作方法，此一方法包括下述步骤:首先于基板上形成垂直叠层且相互平行的多个含硅导电层。之后，形成多条串行垂直穿设含硅导电层。再于硅导电层上形成多条串行选择线，并使串行选择线沿第一方向延伸，且电性连接这些串行。接着，形成多组多层插塞结构，沿第一方向排列设置，将多个串行分别夹设于相邻两多层插塞结构之间。其中，每一个多层插塞结构包含多个介层插塞，每一个介层插塞与一个含硅导电层对应导通。后续，于串行选择在线方形成多条位线，使位线沿第二方向延伸，且与这些个串行电性连接。再于多层插塞结构上方形成多条金属字线，沿第一方向延伸，并使每一条金属字线与导通同一个含硅导电的介层插塞电性连接。
[0008]根据上述实施例，本发明是在提供一种存储器元件及其制作方法。其是在三维存储器元件的多层叠层结构中形成多组沿着串行选择线平行排列设置的多层插塞结构，将形成于多层叠层结构中的多条串行分别夹设于两相邻的多层插塞结构之间，并且使多层插塞结构所包含的每一个介层插塞，分别与多层叠层结构中的一个含硅导电层对应导通。并以金属字线将导通同一含硅导电层的多个介层插塞电性连接。通过多层插塞结构和金属字线的连接，来降低三维存储器元件中栅极层的整体电阻率，以减少栅极电阻与电容所造成的信号传递延迟现象。又由于三维存储器元件是采用含硅导电材质作为栅极，不需额外形成金属栅极，可扩大串行选择线的频带宽度，解决已知技术，因为使用金属栅极工艺所导致的储存容量与工艺良率无法提高的问题。
【附图说明】
[0009]为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下:
[0010]图1A是根据本发明的一实施例绘示形成在基板上的多层叠层结构的部分结构透视图；
[0011]图1B是绘示在图1A的结构上形成多条串行之后的部分结构透视图；
[0012]图1C是根据图1B所绘示的结构上视图；
[0013]图1D是绘示在第IB的结构上形成多条形成多条串行选择线之后的部分结构透视图；
[0014]图1E是根据图1D所绘示的结构上视图；
[0015]图1F是绘示在图1D所的结构上形成多组多层插塞结构和接触插塞之后的部分结构透视图；
[0016]图1G是根据图1F所绘示的结构上视图；
[0017]图1H是绘示在图1G的结构上形成多条源极线和位线之后的结构上视图；
[0018]图1I是绘示在图1H的结构上形成多条金属字线之后的结构上视图；
[0019]图2A至图2D是根据本发明的一实施例所绘示形成串行的部分结工艺构剖面示意图；
[0020]图3是根据本发明的另一实施例绘示多层插塞结构的另一种阶梯状结构样态；
[0021]图4A是沿着图1H所绘示的切线SI所绘示的部分结构剖面图；
[0022]图4B是沿着图1H所绘示的切线S2所绘示的部分结构剖面图；
[0023]图5是根据本发明的另一实施例所绘示的接地层、源极接触结构与源极线的部分结构剖面示意图；
[0024]图6A是沿着图11所绘示的切线S3所绘示的部分结构剖面图；
[0025]图6B是沿着图1I所绘示的切线S4所绘示的部分结构剖面图；以及
[0026]图7是根据本发明的另一实施例所绘示的垂直通道式三维NAND存储器元件的部分结构上视图。
[0027]【符号说明】
[0028]10:多层叠层结构
[0029]100:垂直通道式三维NAND闪存元件
[0030]101:基板
[0031]102、112、122、132 和 142:含硅导电层
[0032]103:绝缘层104:串行
[0033]104a:存储层104b:通道层
[0034]105:开口106:串行选择线
[0035]107:源极接触结构 107a:介电材质层
[0036]107b:导电材料108:开口
[0037]109:硬掩模层110:多层插塞结构
[0038]110a、110b、110c 和 IlOd:介层插塞
[0039]113:串接金属线114:接触插塞
[0040]115:源极116:位线
[0041]117a、117b、117c 和 117d:金属字线
[0042]118:源极线119:导孔
[0043]200:三维存储器元件301接地层
[0044]303:绝缘层A:区域
[0045]Dl:两相邻多层插塞结构之间的距离
[0046]D2:两相邻源极接触结构之间的距离
【具体实施方式】
[0047]本发明提供一种存储器元件以及其制作方法，可降低存储器元件的整体电阻率以减少电阻与电容所造成的信号传递延迟现象。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举垂直通道式三维NAND闪存元件100作为较佳实施例，并配合所附图式作详细说明。
[0048]但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
[0049]制作垂直通道式三维NAND闪存元件100的方法包括下述步骤:首先于基板101上形成一多层叠层结构10。请参照图1A，图1A是根据本发明的一实施例绘示形成在基板101上的多层叠层结构10部分结构透视图。在本实施例中，多层叠层结构10包含多个含硅导电层102、112、122、132和142和多个绝缘层103。其中，含硅导电层102、112、122、132和142和多个绝缘层103是沿着Z轴方向相互平行地交错叠层堆。
[0050]在本发明的一些实施例之中，含硅导电层102、112、122、132和142较佳可以由多晶娃材质所构成；绝缘层103较佳可以由氧化娃(silicon oxide)材质所构成。虽然图1A所绘示的多层叠层结构10仅包含5层含硅导电层102、112、122、132和142以及4层绝缘层103。但其仅为例示，在其他实施例之中，含硅导电层和绝缘层的数量并不以此为限。
[0051]之后，形成多条串行104垂直穿设含硅导电层102、112、122、132和142和绝缘层103。请参照图1B和图1C，图1B是绘示在图1A的结构上形成多条串行104之后的部分结构透视图。图1C是根据图1B所绘示的结构上视图。
[0052]在本发明的一实施例之中，每一条串行104都包含一存储层104a和一通道层104bο存储层104a可以是由一氮化娃(silicon nitride)层、一氧化娃层和一氮化娃层所构成的NON结构。通道层104b较佳为多晶硅材质。通过这些串行104和含硅导电层102、112、122、132和142的交错，可定义出多个排列为多列(rows)及多行(columns)的存储单兀(cells)ο
[0053]例如。在本发明的一些实施例之中，存储单元的排列方式可以为一矩阵阵列(matrix array)。在本发明的另一些实施例之中，存储单元的排列方式也可以为一蜂巢状阵列(honeycomb array)。但值得注意的是，本发明的实施例并不以此二种存储单元的排列态样为限，任何适用于三维存储器元件的设计规范(design rule)，皆未脱离本案的精神范围。
[0054]请参照图2A至图2D，图2A至图2D是根据本发明的一实施例绘示形成串行104的部分工艺结构剖面示意图。串行104的形成可以包括下述步骤:首先以刻蚀工艺在多层叠层结构10 (包括含硅导电层102、112、122、132和142和绝缘层103)中形成多个开口 105，以暴露出一部份基板101 (如图2A所绘示)。接着，于开口侧壁及底部沉积存储层104a，再于存储层104a上沉积半导体材质，例如多晶硅或锗，以形成通道层104b (如图2B所绘示)。之后，在通道层104b上沉积一层硬掩模层109，藉以在开口 105侧壁形成串行104(如图2C所绘示)。
[0055]后续，再以非等向刻蚀移除硬掩模层109及一部分存储层104a和通道层104b，而将一部分的基板101由开口 105暴露出来。并以多晶硅选择性地在暴露于外的基板101上形成源极115，使串行104与作为垂直通道式三维NAND闪存元件100的接地层的基板101电性连接(如图2D所绘示)。
[0056]另外在制作串行104的工艺中，更包括在多层叠层结构10中形成多个源极接触结构107。其中，这些源极接触结构107是沿X轴方向排列设置，使这些串行104分别被夹设于相邻两源极接触结构107之间(请参照图1C)。
[0057]在本实施例中，源极接触结构107的形成方式，是在形成开口 105的同时，以刻蚀工艺在硅导电层102、112、122、132和142和绝缘层103形成多个沿着Y轴方向延伸的条状开口 108，以暴露出一部份基板101。之后，再于条状开口的侧壁上形成介电材质层107a，并以导电材料107b，例如多晶硅，填满条状开口 108，以形成多个沿着Y轴方向延伸的条状源极接触结构107。
[0058]接着，图案化最上层的含硅导电层102，以在含硅导电层102中形成多条串行选择线106，并使这些串行选择线106沿X轴方向延伸。请参照图1D和图1E，图1D是绘示在第IB的结构上形成多条串行选择线106之后的部分结构透视图。图1E是根据图1D所绘示的结构上视图。在本发明的一些实施例中，图案化最上层的含硅导电层102的步骤，包括在含硅导电层102上形成多条浅沟111，藉以将最上层的含硅导电层102区隔成多个条带，进而定义出多条串行选择线106。
[0059]其中，每一条串行选择线106对应一部分的这些条串行104，并且于这对应的串行104电性连结。例如，在本发明的一些实施例之中，串行104可以是以矩阵阵列方式排列，而每一条串行选择线106可以对应5到10排串行104，并与这5到10排串行104电性连结。在本发明的一些实施例之中，串行104可以是以蜂巢状阵列方式排列，每一条串行选择线106则对应4到20排串行104，并与这4到20排串行104电性连结。
[0060]而在本实施例之中，串行104是以蜂巢状阵列方式排列，每一条串行选择线106则对应4排串行104，并与这4排串行104电性连结。通过同一条串行选择线106，可以将这4排串行选择线106所对应的串行104的存储单元同时读取，进而可提高操作速度。再加上，串行104并不采用金属栅极，因此不需在串行选择线106之间预留刻蚀沟道所需的空间，可使串行选择线106的频带宽度因此(bandwidth)扩大。不仅可增加垂直通道式三维NAND闪存元件100的储存容量，亦可使垂直通道式三维NAND闪存元件100的整体功率消耗(powerconsumpt1n)下降，进而减少读取存储单元时相邻存储单元之间的干扰。
[0061]后续。在多层叠层结构10中形成多组多层插塞结构110，沿X轴方向排列设置，将多个串行104分别夹设于相邻两多层插塞结构110之间。另外，在形成多层插塞结构110的同时，一般也会在每一条串行选择线106上形成一个接触插塞114。请参照图1F和图1G，图1F是绘示在图1D所的结构上形成多组多层插塞结构110和接触插塞114之后的部分结构透视图。图1G是根据图1F所绘示的结构上视图。
[0062]在本实施例之中，每一个多层插塞结构110包含多个介层插塞，例如110a、110b、IlOc和IlOd ;且每一个介层插塞110a、110b、110c和IlOd与含硅导电层112、122、132和142的其中一者对应导通。其中，介层插塞IlOa和含娃导电层112对应导通；介层插塞IlOb和含娃导电层122对应导通；介层插塞IlOc和含娃导电层132对应导通；以及介层插塞I1d和含硅导电层142对应导通。同一组多层插塞结构110的插塞110a、110b、IlOc和110d，是沿Y轴方向排列，而形成一个平行Y轴方向的直线阶梯状(staircase)结构。但直线阶梯状结构并不以此为限，在本发明的另一个实施例之中，同一组多层插塞结构110的插塞110a、110b、IlOc和110d，可分成多组，例如2组，沿Y轴方向排列，而形成二个平行Y轴方向的直线阶梯状结构(如图3所绘示)。
[0063]值得注意的是，两相邻多层插塞结构110之间的距离Dl的决定方式，是参考位于两相邻多层插塞结构110之间含硅导电层112、122、132和142的整体电阻值，以及考虑垂直通道式三维NAND闪存元件100的操作效能。在本发明的一些实施例中，两相邻的多层插塞结构110之间的距离Dl，可以实质介于500微米至50微米之间。较佳则可以实质为100微米。
[0064]另外，两相邻源极接触结构107之间的距离D2的决定方式，也是参考位于两相邻源极接触结构107之间基板101 (接地层)的整体电阻值，以及垂直通道式三维NAND闪存元件100的操作效能。在本发明的一些实施例之中，相邻两源极接触结构107之间的距离可以实质大于等于20微米(μπι)。
[0065]而值得注意的是，虽然在前述实施例中(为了简单说明起见)将两相邻的源极接触结构107之间的距离以及两相邻的多层插塞结构110之间的距离绘示为大致相同。亦即是说，一个源极接触结构107对应搭配一组多层插塞结构110。但源极接触结构107和多层插塞结构110的配置并不以此为限定。在本发明的其他实施例之中，两相邻的源极接触结构107之间的距离以及两相邻的多层插塞结构110之间的距离可以不同。换言之，两相邻多层插塞结构110之间可以包含更多源极接触结构107。后续，于源极接触结构107上方形成多条源极线118，使源极线118沿Y轴方向延伸，并且与源极接触结构107电性连接。并在串行选择线106上方形成多条位线116，使每一条位线116沿Y轴方向延伸，并和同一条串行选择线106中的一串行104对应电性连接。请参照图1H，图1H是绘示在图1G的结构上形成多条源极线118和位线116之后的结构上视图。在本实施例之中，源极线118和位线116平行，且二者与串行选择线106直交。
[0066]在本发明的一些实施例中，源极线118和位线116可以形成于相同或不同的金属内联机层Ml中。例如请参照图4A和图4B，图4A是沿着图1H所绘示的切线SI所绘示的部分结构剖面图；图48是沿着图1H所绘示的切线S2所绘示的部分结构剖面图。在本实施例之中，源极线118和位线116是形成于相同的金属层内联机层Ml中。每一条位线116则是通过位于串行104与金属内联机层Ml之间的导孔119，与一条对应的串行104电性连接。
[0067]另外值得注意的是，虽然在前述的实施例中，皆是以基板101作为接地层(grounding layer)，使串行104的源极115通过基板101和源极接触结构107而与源极线118电性连接。但垂直通道式三维NAND闪存元件100的接地层结构并不以此为限。请参照图5，图5是根据本发明的另一实施例所绘示的接地层301、源极接触结构107与源极线118的部分结构剖面示意图。
[0068]在本实施例中，图5的结构与图4B的结构类似，差别在于接地层301，可以是位于基板101和含硅导电层142之间的另一个导电材质层。串行104的源极115是通过接地层301、源极接触结构107而与源极线118电性连接。其中，基板101和接地层301之间，以及接地层301和含硅导电层142之间，分别以一绝缘层303加以隔离。
[0069]接着，再于多层插塞结构110、位线116和源极线118上方形成多条金属字线117a、117b、117c和117d，沿X轴方向延伸，并使每一条金属字线117a、117b、117c或117d与导通同一个含硅导电层112、122、132或142的多个介层插塞110a、110b、IlOc或IlOd电性连接。另外，在形成金属字线117a、117b、117c和117d的同时，一般也会形成串接金属线113，用来与连接串行选择线106的接触插塞114电性连接。
[0070]例如请参照图1I，图1I是绘示在图1H的结构上形成多条金属字线117a、117b、117c和117d以及串接金属线113之后的结构上视图。在本实施例之中，金属字线117a与位于不同组多层插塞结构110中，且同时导通含硅导电层112的多个介层插塞IlOa电性连接；金属字线117b与位于不同组多层插塞结构110中，且同时导通含硅导电层122的多个介层插塞IlOb电性连接；金属字线117c与位于不同组多层插塞结构110中，且同时导通含硅导电层132的多个介层插塞IlOc电性连接；金属字线117c与位于不同组多层插塞结构110中，且同时导通含硅导电层132的多个介层插塞IlOc电性连接。
[0071]而同一组多层插塞结构110的插塞110a、110b、IlOc和110d，则是按照直线阶梯状结构高低顺序排列，而与按照位置顺序排列的金属字线117a、117b、117c和117d彼此对应并电性连接。例如在本实施例之中，插塞I1a对应并电性连接金属字线117a ;插塞IlOb对应并电性连接金属字线117b ;插塞IlOc对应并电性连接金属字线117c ;插塞IlOd对应并电性连接金属字线117d。换言之，同一组多层插塞结构110的插塞110a、110b、IlOc和IlOd的配置，必须配合金属字线117a、117b、117c和117d的位置而定。在本发明的一些实施例中，金属字线117a、117b、117c和117d之间的间距彼此相等。因此同一组多层插塞结构110中插塞110a、110b、IlOc和IlOd的配置可以是等距配置。
[0072]但，在本发明的另一些实施例之中，同一组多层插塞结构110中插塞110a、110b、IlOc和IlOd的配置可以是不等距配置。请参照图6A和图6B，图6A是沿着图1I所绘示的切线S3所绘示的部分结构剖面图；图6B是沿着图1I所绘示的切线S4所绘示的部分结构剖面图。在本实施例之中，由于金属字线117a、117b、117c和117d是与连接接触插塞114的串接金属线113形成在相同的金属内联机层M2中，并且具有相同的延伸方向。换句话说，串接金属线113是穿插排列于金属字线117a、117b、117c和117d之间。
[0073]因此，为了避免插塞110a、110b、110c和IlOd与串接金属线113产生非必要的电性连结，在本实施例之中，同一组多层插塞结构110的插塞IlOb和IlOc之间的距离P2会较同一组多层插塞结构110的插塞IlOa和IlOb之间的距离P2或插塞IlOc和IlOd之间的距离P3长。其中，距离P3和P3可以相等。
[0074]在本发明的一些实施例之中，而同一组多层插塞结构110中插塞110a、110b、110c和IlOd的配置中，至少会有N个不相等的距离。其中N等于与同一组多层插塞结构110的插塞110a、110b、IlOc和IlOd交互排列的串接金属线113 (或等于串行选择线106)的数量。后续再进行多个后段工艺(未绘示)，即完成垂直通道式三维NAND闪存元件100的制备(以图1I来表示)。由于，在本发明的实施例中，垂直通道式三维NAND闪存元件100是采用含硅导电层112、122、132和142作为栅极；并通过多层插塞结构110和金属字线117a、117b、117c和117的设置，降低含硅导电层112、122、132和142的栅极的整体电阻值，甚至达到与金属栅极相同的阻值，可减少栅极电阻与电容所造成的信号传递延迟现象。因此，采用本发明所提供的垂直通道式三维NAND闪存元件100，可以避免金属栅极工艺，因过镀刻蚀或残留牺牲层而对垂直通道式三维NAND闪存元件100所造成的不良影响。再加上，垂直通道式三维NAND闪存元件100的制作过程中并不需要在多层叠层结构10中形成用来刻蚀牺牲层的沟道。因此，可以减少两相邻串行选择线106之间的距离，进一步扩大串行选择线106的频带宽度，增加可容纳串行104的数量，扩大存储器空间容量。
[0075]请参照图7，图7是根据本发明的另一实施例所绘示的三维存储器元件200的部分结构上视图。三维存储器元件200的结构垂直通道式三维NAND闪存元件100相似，差别仅在于三维存储器元件200具有数量更多的多层插塞结构110和源极接触结构107。巨观而言，多层插塞结构110与每一条沿着X方向延伸的串行选择线106相互重叠，而将每一条串行选择线106区隔成多个区域A。在本实施例中，多层插塞结构110将每一条串行选择线106区隔成至少10个区域A。其中，每一个区域A上配置一个接触插塞114，分别经由一条串接金属线113电性连结至译码器(未绘示)中。
[0076]为了清楚描述起见，图5省略部分元件，例如金属字线117a、117b、117c和117d、源极线118，而未加以绘示。该领域中具有通常知识者，当能由前述说明内容并参照相关图式，了解三维存储器元件200的配置。
[0077]根据上述实施例，本发明是在提供一种存储器元件及其制作方法。其是在三维存储器元件的多层叠层结构中形成多组沿着串行选择线平行排列设置的多层插塞结构，将形成于多层叠层结构中的多条串行分别夹设于两相邻的多层插塞结构之间，并且使多层插塞结构所包含的每一个介层插塞，分别与多层叠层结构中的一个含硅导电层对应导通。并以金属字线将导通同一含硅导电层的多个介层插塞电性连接。通过多层插塞结构和金属字线的连接，来降低三维存储器元件中栅极层的整体电阻率，以减少栅极电阻与电容所造成的信号传递延迟现象。又由于三维存储器元件是采用含硅导电材质作为栅极，不需额外形成金属栅极，可扩大串行选择线的频带宽度，解决已知技术，因为使用金属栅极工艺所导致的储存容量与工艺良率无法提高的问题。
[0078]在本发明的一些实施例中，还包括在三维存储器元件的多层叠层结构中形成多个源极接触结构，平行串行选择线的延伸方向排列设置，将形成于多层叠层结构中的多条串行分别夹设于两相邻的源极接触插塞之间，并且垂直沿伸穿过多层叠层结构而与基板电性连接。通过源极接触结构的设置，亦可达到降低三维存储器元件中源极的整体电阻率，以减少源极电阻与电容所造成的信号传递延迟现象。
[0079]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储器元件，包括: 多个含硅导电层，相互平行地垂直叠层于一基板上； 多条串行选择线(String Select1n Lines，SSLs)，位于这些含娃导电层上方，并沿一第一方向延伸； 多条串行(strings)垂直于这些含硅导电层和这些串行选择线，且电性连接至这些串行选择线； 多条位线(bit lines)，位于这些串行选择线上方，并沿一第二方向延伸，分别与这些串行电性连接； 多组多层插塞结构，沿该第一方向排列设置，将这些条串行分别夹设于这些多层插塞结构的相邻二者间；其中，每一这些多层插塞结构包含多个介层插塞，每一这些介层插塞与这些含硅导电层之一者对应导通；以及 多条金属字线(metal strapped word line)，沿该第一方向延伸；其中，每一这些金属字线与导通这些含硅导电层之同一者的这些介层插塞电性连接。2.根据权利要求1所述的存储器元件，其中两相邻的这些多层插塞结构之间具有介于500微米(μπι)至50微米之间的一距离。3.根据权利要求1所述的存储器元件，其中每一这些多层插塞结构的这些插塞沿该第二方向排列，形成一阶梯状(staircase)结构。4.根据权利要求3所述的存储器元件，其中每一这些多层插塞结构的这些插塞彼此之间具有至少N种不同间距，其中N等于这些串行选择线的个数。5.根据权利要求1所述的存储器元件，其中这些多层插塞结构与每一这些串行选择线重叠，而将每一这些串行选择线区隔成多个区域；其中每一这些区域，是通过一接触插塞与一串接金属线电性连接。6.根据权利要求1所述的存储器元件，更包括:多个源极接触结构，沿该第一方向排列设置，使这些条串行分别被夹设于这些源极接触插塞的相邻二者间。7.根据权利要求6所述的存储器元件，其中每一这些源极接触结构是沿着该第二方向呈条状延伸，并且垂直沿伸穿过这些含硅导电层，而与该基板电性连接。8.根据权利要求6所述的存储器元件，还包括: 一接地层，位于这些含硅导电层和该基板之间；以及 多个源极，每一这些串行通过这些源极其中之一者而与该接地层电性接触；其中，每一这些源极接触结构与该接地层电性接触。9.一种存储器元件的制作方法，包括: 于一基板上形成垂直叠层且相互平行的多个含硅导电层； 形成多条串行垂直穿设这些含硅导电层； 于这些含硅导电层上形成多条串行选择线，并使这些串行选择线沿一第一方向延伸，且电性连接相对应的这些串行； 形成多组多层插塞结构，沿该第一方向排列设置，将这些条串行分别夹设于这些多层插塞结构的相邻二者间；其中，每一这些多层插塞结构包含多个介层插塞，每一这些介层插塞与这些含硅导电层之一者对应导通； 于这些串行选择在线方形成多条位线，使这些位线沿一第二方向延伸，并与多条这些串tx电性连接；以及 于这些多层插塞结构上方形成多条金属字线，使这些金属字线沿该第一方向延伸；其中，每一这些金属字线与导通这些含硅导电层之同一者的这些介层插塞电性连接。10.根据权利要求9所述的存储器元件的制作方法，更包括形成多个源极接触结构，沿该第一方向排列设置，使这些条串行分别被夹设于这些源极接触插塞的相邻二者间。
【文档编号】H01L27/115GK105990354SQ201510042457
【公开日】2016年10月5日
【申请日】2015年1月28日
【发明人】陈士弘
【申请人】旺宏电子股份有限公司