非易失性存储器及其制造方法
【专利摘要】本发明提供一种非易失性存储器，具有存储单元。存储单元具有堆叠结构、浮置栅极、隧穿介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层。堆叠结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠结构的第一侧的侧壁。隧穿介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠结构与浮置栅极两侧。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。
【专利说明】
非易失性存储器及其制造方法
技术领域
[0001]本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器及其制造方法。
【背景技术】
[0002]非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。
[0003]典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的隧穿氧化层、浮置栅极(Floating gate)、栅间介电层以及控制栅极(Control Gate)。对此快闪存储器元件进行程序化或抹除操作时，系分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。
[0004]在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Rat1,GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(Dielectric Constant ；k)等。
[0005]然而，随着集成电路正以更高的集成度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集成度。其中，缩小存储单元的尺寸可藉由减小存储单元的栅极长度与比特线的间隔等方法来达成。但是，栅极长度变小会缩短了隧穿氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，在程序化及或抹除存储单元时，电子重复穿越过隧穿氧化层，将耗损隧穿氧化层，导致存储器元件可靠度降低。
【发明内容】
[0006]本发明提供一种非易失性存储器及其制造方法，可以低操作电压操作，进而增加半导体元件的可靠度。
[0007]本发明提供一种非易失性存储器及其制造方法，可以提高元件的集成度。
[0008]本发明提出一种非易失性存储器，具有第一存储单元，设置于基底上。此第一存储单元具有堆叠结构、浮置栅极、隧穿介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层，其中堆叠结构具有依序设置于基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠结构的第一侧的侧壁，且浮置栅极的顶部具有转角部，转角部邻近抹除栅极，且转角部高度落于抹除栅极高度间。隧穿介电层设置于浮置栅极与基底之间。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠结构与浮置栅极两侧的基底中，其中源极区邻接浮置栅极，漏极区邻接堆叠结构的第二侧，第一侧与第二侧相对。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。
[0009]在本发明的一实施例中，上述非易失性存储器更具有第二存储单元。第二存储单元设置于基底上，且第二存储单元的结构与第一存储单元的结构相同，第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。
[0010]在本发明的一实施例中，上述第一存储单元与上述的第二存储单元共用控制栅极，且控制栅极填满第一存储单元与第二存储单元之间的开口。
[0011 ] 在本发明的一实施例中，上述非易失性存储器更具有第三存储单元。第三存储单元设置于基底上，且第三存储单元的结构与第一存储单元的结构相同，共用源极区、辅助栅极、抹除栅极以及控制栅极，且控制栅极填满第一存储单元与第三存储单元之间。
[0012]在本发明的一实施例中，上述隧穿介电层更设置于控制栅极与源极区之间。
[0013]在本发明的一实施例中，上述非易失性存储器更具有辅助栅介电层。辅助栅介电层设置于浮置栅极与辅助栅极之间，其中辅助栅介电层的材质包括氧化硅/氮化硅、氧化硅/氮化硅/氧化硅或氧化硅。
[0014]在本发明的一实施例中，上述绝缘层的材质包括氧化硅。上述栅间介电层的材质包括氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(介电常数k >4) ο
[0015]在本发明的一实施例中，上述隧穿介电层的材质包括氧化硅，隧穿介电层的厚度介于60埃至200埃之间。
[0016]在本发明的一实施例中，上述栅介电层的材质包括氧化硅，栅介电层的厚度小于或等于隧穿介电层的厚度。上述抹除栅介电层的材质包括氧化硅，抹除栅介电层的厚度介于100埃至180埃之间。
[0017]在本发明的一实施例中，上述浮置栅极的顶部具有转角部，转角部角度小于或等于90度。
[0018]在本发明的一实施例中，上述辅助栅极的宽度大于抹除栅极的宽度，而在堆叠结构的第一侧形成阶梯轮廓。上述浮置栅极包括位于辅助栅极侧壁的第一部分以及位于抹除栅极侧壁的第二部分。
[0019]本发明提供一种非易失性存储器的制造方法，包括下列步骤。首先，提供基底。接着，于基底上形成至少二堆叠结构，各堆叠结构由基底起依序包括栅介电层、辅助栅极、绝缘层以及抹除栅极。然后，于堆叠结构侧壁形成辅助栅介电层，辅助栅介电层的顶部位于辅助栅极与抹除栅极之间，于堆叠结构之间的基底上形成隧穿介电层。接着，于辅助栅介电层上形成抹除栅介电层，于堆叠结构第一侧的侧壁形成导体间隙壁，于导体间隙壁之间的基底中形成源极区。然后，图案化导体间隙壁，以形成浮置栅极，其中浮置栅极的顶部具有转角部，转角部邻近抹除栅极，且转角部高度落于抹除栅极高度间。接着，于堆叠结构的第二侧的基底中形成漏极区，第一侧与第二侧相对。然后，于浮置栅极上形成栅间介电层，以及于栅间介电层上形成控制栅极。
[0020]在本发明的一实施例中，上述辅助栅介电层、抹除栅介电层以及导体间隙壁的形成步骤包括:于堆叠结构侧壁形成隔离材料层，于隧穿介电层形成第一导体层，第一导体层的顶部位于辅助栅极与抹除栅极之间。接着，移除部分隔离材料层，以形成辅助栅介电层。然后，于辅助栅介电层上形成抹除栅介电层，于第一导体层上形成第二导体层。接着，移除部分第二导体层与第一导体层，以形成导体间隙壁。
[0021]在本发明的一实施例中，上述移除部分第二导体层与第一导体层，以形成导体间隙壁的步骤包括:对第二导体层与第一导体层进行非等向性蚀刻制程。
[0022]本发明提供一种非易失性存储器的制造方法，包括下列步骤。首先，提供基底，于基底上形成至少二辅助栅极结构，各辅助栅极结构由基底起依序包括栅介电层、辅助栅极以及绝缘层。接着，于辅助栅极结构侧壁形成辅助栅介电层，于辅助栅极结构之间的基底上形成隧穿介电层，于基底上形成第一导体层。然后，图案化第一导体层，形成至少暴露辅助栅极结构之间的隧穿介电层的开口，并于辅助栅极结构的第一侧的侧壁形成第一导体间隙壁。接着，于该开口所暴露的第一导体层的侧壁形成抹除栅介电层，于第一导体间隙壁上与抹除栅介电层旁形成第二导体间隙壁。然后，移除部分第一导体层，以形成抹除栅极，于第一导体间隙壁之间的基底中形成源极区。接着，图案化第一导体间隙壁及第二导体间隙壁以形成浮置栅极，其中浮置栅极的顶部具有转角部，转角部邻近抹除栅极，且转角部高度落于抹除栅极高度间。然后，于辅助栅极结构的第二侧的基底中形成漏极区，第一侧与第二侧相对，于浮置栅极上形成栅间介电层，以及于栅间介电层上形成控制栅极。
[0023]在本发明的一实施例中，上述第一导体层之间的开口的宽度大于辅助栅极结构之间的宽度。
[0024]本发明的非易失性存储器及其制造方法中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、辅助栅极(字符线)、抹除栅极以及控制栅极。因此能提高元件的集成度。
[0025]本发明的非易失性存储器及其制造方法中，辅助栅极与抹除栅极平行设置，因此能提高元件的集成度。
[0026]本发明的非易失性存储器中，辅助栅极下方的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，也可以降低操作电压。
[0027]本发明的非易失性存储器及其制造方法中，控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的的耦合率。
[0028]本发明的非易失性存储器及其制造方法中，由于浮置栅极在抹除栅极高度间设置有转角部，且此转角部的角度小于或等于90度，藉由转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
[0029]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0030]图1A为本发明的实施例所示出的一种非易失性存储器的上视图；
[0031]图1B为本发明的实施例所示出的一种非易失性存储器的剖面示意图；
[0032]图1C为本发明的另一实施例所示出的一种非易失性存储器的剖面示意图；
[0033]图2A到图2H为本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；
[0034]图3A到图3H为本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；
[0035]图4A为对存储单元进行程序化操作的一实例的示意图；
[0036]图4B为对存储单元进行抹除操作的一实例的示意图；
[0037]图4C为对存储单元进行读取操作的一实例的示意图。
[0038]附图标记说明:
[0039]100 N 200 N 300:基底；
[0040]102:隔离结构；
[0041 ]104:主动区；
[0042]110、112、114、116、MC:存储单元;
[0043]120:堆叠结构；
[0044]122:栅介电层；
[0045]124、124a:辅助栅极；
[0046]126:绝缘层；
[0047]128、128a、352:抹除栅极；
[0048]130、234、314:辅助栅介电层；
[0049]132、236、336:抹除栅介电层；
[0050]140、140a、256、354:浮置栅极；
[0051]140b:第一部分；
[0052]140c:第二部分；
[0053]141、258、358:转角部；
[0054]142、228、318:隧穿介电层；
[0055]146、252、346:源极区；
[0056]148、260、360:漏极区；
[0057]150、264、364:控制栅极；
[0058]152、262、362:栅间介电层；
[0059]160、268、368:层间绝缘层；
[0060]162、270、370:插塞；
[0061]164、274、374:比特线；
[0062]202、206、210、224、226、302、306、308322:介电层；
[0063]204、208、230、240、304、320:导体层；
[0064]212、254、310、330、350:图案化光刻胶层；
[0065]220、356:堆叠结构；
[0066]222:隔离材料层；
[0067]250:导体间隙壁；
[0068]312:辅助栅极结构；
[0069]332:开口；
[0070]334:第一导体间隙壁；
[0071]340:第二导体间隙壁。
【具体实施方式】
[0072]图1A为本发明的实施例所示出的一种非易失性存储器的上视图。图1B为本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1B所示出为沿着图1A中A-A’线的剖面图。图1C为本发明的另一实施例所示出的一种非易失性存储器的剖面示意图。
[0073]请参照图1A及图1B，非易失性存储器包括多个存储单元MC。这些存储单元MC排列成行/列阵列。
[0074]非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构102，以定义出具有格状的主动区104。隔离结构102例如是浅沟渠隔离结构。
[0075]各存储单元MC包括堆叠结构120、辅助栅介电层130、抹除栅介电层132、浮置栅极140、隧穿介电层142、源极区146、漏极区148、控制栅极150以及栅间介电层152。此外，基底100上更具有层间绝缘层160、插塞162与比特线164。
[0076]堆叠结构120从基底100起依序由栅介电层122、辅助栅极(字符线)124、绝缘层126以及抹除栅极128构成。栅介电层122例如是设置于辅助栅极124与基底100之间。栅介电层122的材质例如是氧化硅。栅介电层122的厚度例如小于或等于隧穿介电层142
的厚度。
[0077]辅助栅极124例如是设置于栅介电层122与绝缘层126之间。抹除栅极128例如是设置于绝缘层126上。辅助栅极124、抹除栅极128例如是在Y方向延伸。辅助栅极124、抹除栅极128的材质例如是掺杂多晶硅等导体材料。绝缘层126例如是设置于辅助栅极124与抹除栅极128之间。绝缘层126的材质例如是氧化硅。
[0078]辅助栅介电层130例如是设置于浮置栅极140与辅助栅极124之间。辅助栅介电层130的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅。辅助栅介电层130的厚度例如大于或等于抹除栅介电层132的厚度。抹除栅介电层132例如是设置于抹除栅极128与浮置栅极140之间。抹除栅介电层132的材质例如是氧化硅。抹除栅介电层132的厚度例如介于100埃至180埃之间。
[0079]浮置栅极140例如是设置于堆叠结构120的第一侧的侧壁，且此浮置栅极140的顶部具有转角部141。此转角部141邻近抹除栅极128，且此转角部141高度落于抹除栅极128高度间。此转角部141角度小于或等于90度。浮置栅极140的材质例如是掺杂多晶硅等导体材料。浮置栅极140可由一层或多层导体层构成。
[0080]隧穿介电层142例如是设置于浮置栅极140与基底100之间。此隧穿介电层142例如是更设置于控制栅极150与源极区146之间。隧穿介电层142的材质例如是氧化硅。隧穿介电层142的厚度介于60埃至200埃之间。
[0081]源极区146例如是设置于浮置栅极140旁的基底100中。漏极区148例如是设置于堆叠结构120第二侧的基底100中，其中第一侧与第二侧相对。源极区146、漏极区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。
[0082]控制栅极150例如是设置于源极区146与浮置栅极140上。控制栅极150例如是在Y方向(列方向)延伸。控制栅极150的材质例如是掺杂多晶硅等导体材料。栅间介电层152例如是设置于控制栅极150与浮置栅极140之间。栅间介电层152的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k > 4)。。
[0083]层间绝缘层160例如是设置于基底100上，并且覆盖第一存储单元110与第二存储单元112。层间绝缘层160的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料。插塞162例如是设置于层间绝缘层160中，插塞162与漏极区148电性连接。插塞162的材质例如是铝、钨等导体材料。比特线164例如是设置于层间绝缘层160上，比特线164藉由插塞162与漏极区148电性连接。比特线164的材质例如是铝、钨、铜等导体材料。
[0084]在X方向(行方向)上，多个存储单元MC藉由源极区146或漏极区148串接在一起。举例来说，存储单元110的结构与存储单元112的结构相同，且存储单元110与存储单元112成镜像配置，共用源极区146或漏极区148 ;存储单元114的结构与存储单元116的结构相同，且存储单元114与存储单元116成镜像配置，共用源极区146或漏极区148。同时，存储单元110与存储单元112共用控制栅极150，且控制栅极150填满存储单元110与存储单元112之间；存储单元114与存储单元116共用控制栅极150，且控制栅极150填满存储单元114与存储单元116之间。
[0085]在Y方向(列方向)上，多个存储单元MC由源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150串接在一起。S卩，在列方向上，多个存储单元MC共用同一个源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。举例来说，存储单元110的结构与存储单元114的结构相同，存储单元112的结构与存储单元116的结构相同，控制栅极150填满存储单元110与存储单元114以及存储单元112的结构与存储单元116之间。同一列的存储单元114与第一存储单元110共用同一源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。
[0086]图1C为本发明的另一实施例所示出的一种非易失性存储器的剖面示意图。在图1C中，构件与图1B相同者，给予相同的标号，并省略其说明。
[0087]如图1C所示，辅助栅极124a的宽度大于抹除栅极128a的宽度，而在堆叠结构120的第一侧形成阶梯轮廓。浮置栅极140a包括位于辅助栅极124a侧壁的第一部分140b以及位于抹除栅极128a侧壁的第二部分140c。
[0088]在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用源极区146或漏极区148，以及共用控制栅极150。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用源极区146、辅助栅极(字符线)124(124a)、抹除栅极128(128a)以及控制栅极150。因此能提高元件的集成度。
[0089]在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠结构，因此能提高元件的集成度。
[0090]在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124(124a)下方的通道区，即可以降低操作电压。控制栅极150包覆浮置栅极140 (140a)，能够增加控制栅极150与浮置栅极140 (140a)之间所夹的面积，而提高了存储器元件的的耦合率。由于浮置栅极140 (140a)在抹除栅极128(128a)高度间设置有转角部141，且此转角部141的角度小于或等于90度，藉由转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140(140a)拉出，提高抹除数据的速度。
[0091]图2A到图2H为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图。
[0092]请参照图2A，首先提供基底200。接着，于基底200上依序形成介电层202、导体层204、介电层206、导体层208以及介电层210。介电层202的材质例如是氧化硅，其形成方法例如是热氧化法。导体层204、导体层208的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层204、导体层208的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。介电层206、介电层210的材质例如是氧化硅或氮化硅，其形成方法例如是化学气相沉积法。
[0093]接着，于基底200上形成一层图案化光刻胶层212，图案化光刻胶层212的形成方法例如是先于整个基底200上形成一层光刻胶材料层，然后进行曝光、显影而形成的。
[0094]请参照图2B，以图案化光刻胶层212为罩幕，移除部份介电层210、导体层208、介电层206、导体层204以及介电层202，以形成至少二堆叠结构220。其中，介电层202作为栅介电层。导体层204作为辅助栅极(字符线)。介电层206作为绝缘层。导体层208作为抹除栅极。介电层210作为硬罩幕层。接着，移除图案化光刻胶层212。移除图案化光刻胶层212的方法例如是湿式去光刻胶法或干式去光刻胶法。
[0095]然后，于此堆叠结构220的侧壁形成隔离材料层222。隔离材料层222的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅。隔离材料层222的形成方法例如是先于基底200上依序形成覆盖各堆叠结构220的介电层224与介电层226，然后移除部分介电层224与介电层226而于堆叠结构220的侧壁形成隔离材料层222。介电层224的材质例如是氮化硅，介电层226的材质例如是氧化硅。介电层224与介电层226的形成方法例如是化学气相沉积法。移除部分介电层224与介电层226的方法例如是非等向性蚀刻法。
[0096]接着，于各堆叠结构220之间的基底200上形成隧穿介电层228。隧穿介电层228的材质例如是氧化硅，其形成方法例如是热氧化法。
[0097]请参照图2C，于各堆叠结构220之间的隧穿介电层228上形成导体层230。导体层230的材质例如是掺杂多晶硅或多晶硅化金属等。导体层230的形成方法例如是先于基底200上形成导体材料层(未示出)，然后移除部分导体材料层而形成导体层230。导体材料层的形成方法例如是化学气相沉积法。移除部分导体材料层的方法例如是回蚀刻法或非等向性蚀刻法。
[0098]接着，移除部份隔离材料层222，以形成辅助栅介电层234。移除部份隔离材料层222的方法例如是湿式蚀刻法。
[0099]请参照图2D，于堆叠结构220的侧壁、辅助栅介电层234上形成抹除栅介电层236。抹除栅介电层236的材质例如是氧化硅。抹除栅介电层236的形成方法例如是先于基底上形成介电层(未示出)，然后移除部分介电层而形成抹除栅介电层236。介电层的形成方法例如是化学气相沉积法。移除部分介电层的方法例如是回蚀刻法或非等向性蚀刻法。
[0100]接着，于各堆叠结构220之间的导体层230上形成导体层240。导体层240的材质例如是掺杂多晶硅或多晶硅化金属等。导体层240的形成方法例如是化学气相沉积法。
[0101]请参照图2E，移除部份导体层230和导体层240，以于堆叠结构220的侧壁形成导体间隙壁250。移除部份导体层230和导体层240的方法例如是非等向性蚀刻法或回蚀法。
[0102]接着，于导体间隙壁250之间的基底200中形成源极区252。S卩，于堆叠结构220第一侧的导体间隙壁250旁的基底200中形成源极区252。源极区252的形成方法例如是以第一侧的导体间隙壁250为罩幕，进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。
[0103]然后，于基底200上形成一层图案化光刻胶层254。图案化光刻胶层254的形成方法例如是先于整个基底200上形成一层光刻胶材料层，然后进行曝光、显影而形成的。
[0104]请参照图2F，以图案化光刻胶层254为罩幕，移除各堆叠结构220第二侧的导体间隙壁250，其中第二侧与第一侧相对。同时图案化堆叠结构220第一侧的导体间隙壁250，而形成浮置栅极256。此浮置栅极256的顶部具有转角部258，转角部258邻近抹除栅极208，且转角部258高度落于抹除栅极208高度间。
[0105]接着，移除图案化光刻胶层254。移除图案化光刻胶层254的方法例如是湿式去光刻胶法或干式去光刻胶法。
[0106]于基底200上形成栅间介电层262，此栅间介电层262覆盖浮置栅极256。栅间介电层262的材质包括氧化硅/氮化硅/氧化硅。栅间介电层262的形成方法例如是利用化学气相沉积法依序形成氧化硅层、氮化硅层与另一层氧化硅层。栅间介电层262的材质也可以是氮化硅/氧化硅或其他高介电常数的材质(k > 4)。
[0107]请参照图2G，然后，于栅间介电层262上形成控制栅极264。控制栅极264的材质例如是掺杂多晶硅或多晶硅化金属等。控制栅极264的形成方法例如是先于基底上形成导体材料层(未示出)，然后图案化导体材料层而形成控制栅极264。导体材料层的形成方法例如是化学气相沉积法。
[0108]接着，于堆叠结构220第二侧旁的基底200中形成漏极区260。漏极区260的形成方法例如是进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。源极区252以及漏极区260的掺杂掺质以及掺杂浓度可相同也可不同。
[0109]请参照图2H，于基底200上形成一层层间绝缘层268。层间绝缘层268的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料，其形成方法例如是化学气相沉积法。然后，于此层间绝缘层268中形成分别电性连接漏极区260的多个插塞270。插塞270的材质例如是铝、钨等导体材料。
[0110]于层间绝缘层268中形成插塞270的步骤如下。首先移除部分层间绝缘层268以形成暴露漏极区260的开口。接着，于基底200上形成一层填满开口的导体材料层(未示出)。之后，利用化学机械研磨法或回蚀刻法移除部分导体材料层，直到暴露出层间绝缘层268。其中开口的形成方法例如是微影蚀刻技术。
[0111]接着，于层间绝缘层268上形成比特线274。比特线274藉由插塞270与漏极区260电性连接。比特线274的材质例如是铝、钨、铜等导体材料。比特线274的形成方法例如是在基底200上形成导体材料层(未示出)，然后图案化导体材料层而形成比特线274。导体材料层的形成方法例如是化学气相沉积法。
[0112]图3A到图3H为依照本发明的另一实施例所示出的一种非易失性存储器的制作流程的剖面示意图。
[0113]请参照图3A，首先提供基底300。接着，于基底300上依序形成介电层302、导体层304、介电层306以及介电层308。介电层302的材质例如是氧化硅，其形成方法例如是热氧化法。导体层304的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层304的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。介电层306的材质例如是氧化硅，其形成方法例如是化学气相沉积法。介电层308的材质例如是氮化硅，其形成方法例如是化学气相沉积法。
[0114]接着，于基底300上形成一层图案化光刻胶层310，图案化光刻胶层310的形成方法例如是先于整个基底300上形成一层光刻胶材料层，然后进行曝光、显影而形成的。
[0115]请参照图3B，以图案化光刻胶层310为罩幕，移除部份介电层308、介电层306、导体层304以及介电层302，以形成至少二辅助栅极结构312。介电层302作为栅介电层，导体层304作为辅助栅极(字符线)，介电层306作为绝缘层。接着，移除图案化光刻胶层310。移除图案化光刻胶层310的方法例如是湿式去光刻胶法或干式去光刻胶法。
[0116]然后，于辅助栅极结构312的侧壁形成辅助栅介电层314。辅助栅介电层314的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅。辅助栅介电层314的形成方法例如是先于基底300上形成覆盖各辅助栅极结构312的介电层(未示出)，然后移除部分介电层而形成辅助栅介电层314。介电层的形成方法例如是化学气相沉积法。移除部分介电层的方法例如是非等向性蚀刻法。
[0117]请参照图3C，于各辅助栅极结构312之间的基底300上形成隧穿介电层318。隧穿介电层318的材质例如是氧化硅，其形成方法例如是热氧化法。
[0118]接着，于基底300上形成导体层320。导体层320的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层320的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。
[0119]然后，于基底300上形成介电层322。介电层322的材质例如是氧化硅，其形成方法例如是化学气相沉积法。接着，于基底300上形成一层图案化光刻胶层330。图案化光刻胶层330的形成方法例如是先于整个基底300上形成一层光刻胶材料层，然后进行曝光、显影而形成的。
[0120]请参照图3D，以图案化光刻胶层330为罩幕，移除部份介电层322以及导体层320，以形成至少暴露辅助栅极结构312之间的隧穿介电层318的开口 332。
[0121]然后，于辅助栅极结构312的第一侧的侧壁形成第一导体间隙壁334。第一导体间隙壁334的形成方法例如是移除部分导体层320而形成第一导体间隙壁334。移除部分导体层320的方法例如是非等向性蚀刻法或回蚀刻法。接着，移除图案化光刻胶层330。移除图案化光刻胶层330的方法例如是湿式去光刻胶法或干式去光刻胶法。
[0122]接着，于开口 332所暴露的导体层320的侧壁形成抹除栅介电层336。抹除栅介电层336的材质例如是氧化硅，其形成方法例如是先于基底上形成介电层(未示出)，然后移除部分介电层而形成抹除栅介电层336。介电层的形成方法例如是化学气相沉积法。移除部分介电层的方法例如是非等向性蚀刻法。
[0123]请参照图3E，于第一导体间隙壁334上与所述抹除栅介电层336旁形成第二导体间隙壁340。第二导体间隙壁340的材质例如是掺杂多晶硅或多晶硅化金属等。第二导体间隙壁340的形成方法例如是先于基底上形成导体材料层(未示出)，然后移除部分导体材料层而形成第二导体间隙壁340。导体材料层的形成方法例如是化学气相沉积法。移除部分导体材料层的方法例如是非等向性蚀刻法。
[0124]然后，于第一导体间隙壁334之间的基底300中形成源极区346。源极区346的形成方法例如是以第一侧的第一导体间隙壁334与第二导体间隙壁340为罩幕，进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。
[0125]接着，于基底300上形成一层图案化光刻胶层350，图案化光刻胶层350的形成方法例如是先于整个基底300上形成一层光刻胶材料层，然后进行曝光、显影而形成的。
[0126]请参照图3F，以图案化光刻胶层350为罩幕，移除辅助栅极结构312第二侧的第二导体间隙壁340、部份介电层322以及导体层320，以于辅助栅极结构312上形成抹除栅极352，并且图案化第二导体间隙壁340与第一导体间隙壁334而于辅助栅极结构312第一侧形成浮置栅极354。其中第二侧与第一侧相对。此浮置栅极354的顶部具有转角部358，转角部358邻近抹除栅极352，且转角部358高度落于抹除栅极352高度间。而辅助栅极结构312、抹除栅极352形成堆叠结构356。接着，移除图案化光刻胶层350。移除图案化光刻胶层350的方法例如是湿式去光刻胶法或干式去光刻胶法。
[0127]请参照图3G，于基底300上形成一层栅间介电层362，此栅间介电层362覆盖浮置栅极354。栅间介电层362的材质包括氧化娃/氮化娃/氧化娃。栅间介电层362的形成方法例如是利用化学气相沉积法依序形成氧化硅层、氮化硅层与另一层氧化硅层。栅间介电层362的材质也可以是氮化硅/氧化硅或其他高介电常数的材质(k > 4)。
[0128]然后，于栅间介电层362上形成控制栅极364。控制栅极364的材质例如是掺杂多晶硅或多晶硅化金属等。控制栅极364的形成方法例如是先于基底300上形成导体材料层(未示出)，然后，图案化导体材料层而形成控制栅极364。导体材料层的形成方法例如是化学气相沉积法。
[0129]然后，于此堆叠结构356的第二侧的基底300中，形成漏极区360。漏极区360的形成方法例如是进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。源极区346以及漏极区360的掺杂掺质以及掺杂浓度可相同也可不同。
[0130]请参照图3H，于基底300上形成层间绝缘层368。层间绝缘层368的材质例如是氧化娃、磷娃玻璃、硼磷娃玻璃或其他适合的介电材料，其形成方法例如是化学气相沉积法。然后，于此层间绝缘层368中形成分别电性连接漏极区360的多个插塞370。插塞370的材质例如是铝、钨等导体材料。
[0131]于层间绝缘层368中形成插塞370的步骤如下。首先移除部分层间绝缘层368以形成分别暴露漏极区360的多个开口。接着，于基底300上形成一层填满开口的导体材料层(未示出)。之后，利用化学机械研磨法或回蚀刻法移除部分导体材料层，直到暴露出层间绝缘层368。其中开口的形成方法例如是微影蚀刻技术。
[0132]接着，于层间绝缘层368上形成比特线374。比特线374藉由插塞370与漏极区360电性连接。比特线374的材质例如是铝、钨、铜等导体材料。比特线374的形成方法例如是在基底上先于基底300上形成导体材料层(未示出)，然后图案化导体材料层而形成比特线374。导体材料层的形成方法例如是化学气相沉积法。
[0133]在本发明的非易失性存储器的制造方法中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、栅介电层、辅助栅极(字符线)、绝缘层、抹除栅极以及控制栅极。因此能提高元件的集成度。
[0134]本发明的非易失性存储器的制造方法中，所形成的辅助栅极与抹除栅极构成堆叠结构，因此能提高元件的集成度。
[0135]在上述的非易失性存储器的制造方法中，所形成的辅助栅极下的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，即可以降低操作电压。所形成的控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的的耦合率。由于浮置栅极在抹除栅极高度间形成有转角部，且此转角部的角度小于或等于90度，藉由转角部使电场集中，可降低抹除电压有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
[0136]接着，说明本发明的非易失性存储器的操作模式，包括程序化、抹除与数据读取等操作模式。图4A为对存储单元进行程序化操作的一实例的示意图。图4B为对存储单元进行抹除操作的一实例的示意图。图4C为对存储单元进行读取操作的一实例的示意图。
[0137]请参照图4A，在进行程序化操作时，于选定存储单元的辅助栅极WLO施加电压Vwl_p，以于辅助栅极下方的基底中形成通道，电压Vwl_p例如是0.6?1.2伏特。非选定存储单元的辅助栅极WLl施加O伏特的电压。于源极区S施加电压VsrC_p ;于控制栅极CG施加电压Vcg_p ;选定存储单元的抹除栅极EPO以及非选定存储单元的抹除栅极EPl施加电压Vep_p。电压Vsrc_p例如是3?7伏特；电压Vcg_p例如是5?9伏特；电压Vep_p例如是3?7伏特。在此种偏压下，使电子由漏极往源极移动，以源极侧热电子注入的模式，注入选定存储单元的浮置栅极FGO。由于非选定存储单元的辅助栅极WLl施加O伏特的电压，无法形成通道区，电子无法注入非选定存储单元的浮置栅极FG1，因此非选定存储单元不会被程序化。
[0138]请参照图4B，在进行抹除操作时，于控制栅极CG施加电压Vcg_e ;于选定存储单元的抹除栅极EPO施加电压￥印^ ;于非选定存储单元的抹除栅极EPl施加O伏特的电压。电压Vep_e例如是6?12伏特；电压Vcg_e例如是_8?O伏特。利用控制栅极CG与抹除栅极EPO的电压差，引发FN隧穿效应，将储存于存储单元的浮置栅极FGO电子拉出并移除。
[0139]请参照图4C，在进行读取操作时，于选定存储单元的辅助栅极WLO施加电压Vcc;于控制栅极CG施加电压O?Vcc ;于选定存储单元的抹除栅极EPO施加电压O?Vcc ;于非选定存储单元的抹除栅极EPl施加电压O?Vcc。其中，电压Vcc例如是电源电压。在上述偏压的情况下，可藉由侦测存储单元的通道电流大小，来判断储存于存储单元中的数字信息。
[0140]在本发明的非易失性存储器的操作方法中，在进行程序化操作时，对辅助栅极施加低电压，即可于辅助栅极下方的基底中形成通道，以源极侧热电子注入的模式，将电子写入浮置栅极。在进行抹除操作时，利用抹除栅极来抹除数据，使电子经由抹除栅介电层移除，可减少电子经过隧穿介电层的次数，进而提高可靠度。此外，浮置栅极的转角部设置于抹除栅极高度间，且此转角部的角度小于或等于90度，藉由转角部使电场集中，可有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
[0141]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种非易失性存储器，其特征在于，包括: 第一存储单元，设置于基底上，所述第一存储单元，包括: 堆叠结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极； 浮置栅极，设置于所述堆叠结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间； 隧穿介电层，设置于所述浮置栅极与所述基底之间； 抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间； 辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间； 源极区与漏极区，分别设置于所述堆叠结构与所述浮置栅极两侧的所述基底中，其中所述源极区邻接所述浮置栅极，所述漏极区邻接所述堆叠结构的第二侧，所述第一侧与所述第二侧相对； 控制栅极，设置于所述源极区与所述浮置栅极上；以及 栅间介电层，设置于所述控制栅极与所述浮置栅极之间。2.根据权利要求1所述的非易失性存储器，其特征在于，还包括: 第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，且所述第二存储单元与所述第一存储单元成镜像配置，共用所述源极区或所述漏极区。3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第二存储单元之间的开口。4.根据权利要求1所述的非易失性存储器，其特征在于，还包括: 第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述源极区、所述辅助栅极、所述抹除栅极以及所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第三存储单元之间。5.根据权利要求1所述的非易失性存储器，其特征在于，所述隧穿介电层更设置于所述控制栅极与所述源极区之间。6.根据权利要求1所述的非易失性存储器，其特征在于，还包括: 辅助栅介电层，设置于所述浮置栅极与所述辅助栅极之间，其中所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。7.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的材质包括氧化硅/氮化硅、氧化硅/氮化硅/氧化硅或氧化硅。8.根据权利要求1所述的非易失性存储器，其特征在于，所述绝缘层的材质包括氧化娃。9.根据权利要求1所述的非易失性存储器，其特征在于，所述栅间介电层的材质包括氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k > 4)。10.根据权利要求1所述的非易失性存储器，其特征在于，所述隧穿介电层的材质包括氧化硅，所述隧穿介电层的厚度介于60埃至200埃之间。11.根据权利要求1所述的非易失性存储器，其特征在于，所述栅介电层的材质包括氧化硅，所述栅介电层的厚度小于或等于所述隧穿介电层的厚度。12.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层的材质包括氧化硅，所述抹除栅介电层的厚度介于100埃至180埃之间。13.根据权利要求1所述的非易失性存储器，其特征在于，所述浮置栅极的顶部具有转角部，所述转角部角度小于或等于90度。14.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅极的宽度大于所述抹除栅极的宽度，而在所述堆叠结构的所述第一侧形成阶梯轮廓。15.根据权利要求14所述的非易失性存储器，其特征在于，所述浮置栅极包括位于所述辅助栅极侧壁的第一部分以及位于所述抹除栅极侧壁的第二部分。16.一种非易失性存储器的制造方法，其特征在于，包括: 提供基底； 于所述基底上形成至少二堆叠结构，各所述堆叠结构由所述基底起依序包括栅介电层、辅助栅极、绝缘层以及抹除栅极； 于所述堆叠结构侧壁形成辅助栅介电层，所述辅助栅介电层的顶部位于所述辅助栅极与所述抹除栅极之间； 于所述堆叠结构之间的所述基底上形成隧穿介电层； 于所述辅助栅介电层上形成抹除栅介电层； 于所述堆叠结构第一侧的侧壁形成导体间隙壁； 于所述导体间隙壁之间的基底中形成源极区； 图案化所述导体间隙壁，以形成浮置栅极，其中所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间； 于所述堆叠结构的第二侧的所述基底中形成漏极区，所述第一侧与所述第二侧相对； 于所述浮置栅极上形成栅间介电层；以及 于所述栅间介电层上形成控制栅极。17.根据权利要求16所述的非易失性存储器的制造方法，其特征在于，所述辅助栅介电层、所述抹除栅介电层以及所述导体间隙壁的形成步骤包括: 于所述堆叠结构侧壁形成隔离材料层； 于所述隧穿介电层形成第一导体层，所述第一导体层的顶部位于所述辅助栅极与所述抹除栅极之间； 移除部分所述隔离材料层，以形成所述辅助栅介电层； 于所述辅助栅介电层上形成所述抹除栅介电层； 于所述第一导体层上形成第二导体层；以及 移除部分所述第二导体层与所述第一导体层，以形成所述导体间隙壁。18.根据权利要求16所述的非易失性存储器的制造方法，其特征在于，移除部分所述第二导体层与所述第一导体层，以形成所述导体间隙壁的步骤包括: 对所述第二导体层与所述第一导体层进行非等向性蚀刻制程。19.一种非易失性存储器的制造方法，其特征在于，包括: 提供基底； 于所述基底上形成至少二辅助栅极结构，各所述辅助栅极结构由所述基底起依序包括栅介电层、辅助栅极以及绝缘层； 于所述辅助栅极结构侧壁形成辅助栅介电层； 于所述辅助栅极结构之间的所述基底上形成隧穿介电层； 于所述基底上形成第一导体层； 图案化所述第一导体层，形成至少暴露所述辅助栅极结构之间的所述隧穿介电层的开口，并于所述辅助栅极结构的第一侧的侧壁形成第一导体间隙壁； 于所述该开口所暴露的所述第一导体层的侧壁形成抹除栅介电层； 于所述第一导体间隙壁上与所述抹除栅介电层的侧壁形成第二导体间隙壁； 移除部分第一导体层，以形成抹除栅极； 于所述第一导体间隙壁之间的所述基底中形成源极区； 图案化所述第一导体间隙壁及第二导体间隙壁以形成浮置栅极，其中所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间； 于所述辅助栅极结构的第二侧的所述基底中形成漏极区，所述第一侧与所述第二侧相对； 于所述浮置栅极上形成栅间介电层；以及 于所述栅间介电层上形成控制栅极。20.根据权利要求19所述的非易失性存储器的制造方法，其特征在于，所述第一导体层之间的所述开口的宽度大于所述辅助栅极结构之间的宽度。
【文档编号】H01L27/115GK105990360SQ201510060039
【公开日】2016年10月5日
【申请日】2015年2月5日
【发明人】郑育明
【申请人】物联记忆体科技股份有限公司, 郑育明