高速垂直通道三维与非门存储器装置的制造方法
【专利摘要】本发明提供了一种存储器装置。该存储器装置具有导电层的多层堆叠。每个垂直排列位向的柱状体包括串联连接的存储单元，存储单元位于柱状体与导电层的交叉点。串选择线(SSLs)于导电层之上通过，柱状体与串选择线的每个交叉点分别定义出柱状体的一个选择栅极(select gate)。位线于串选线之上通过。柱状体设置于一规则网格上，其中规则网格相对于位线被旋转。网格可以具有正方形、矩形或菱形的存储单元，且可以相对于位线通过tan(θ)＝±X/Y旋转一角度θ，其中X和Y为互质的整数。串选择线可以被制成足够宽的以相交存储单元一侧的两个柱状体或存储单元的所有柱状体，或足够宽的以相交两个或更多非相邻的存储单元的柱状体。
【专利说明】
高速垂直通道三维与非门存储器装置
技术领域
[0001] 本发明是有关于一种具有高密度的存储器装置，且特别是有关于一种配置多平面 存储单元以提供一三维（3D)阵列的存储器装置。
【背景技术】
[0002] 随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者已在 寻求堆叠多平面存储单元的技术，以达到更大的存储电容并降低每位的成本。举例来说， Lai 等人发表于"A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory，" IEEE Int' 1 Electron Devices Meeting，11-13 Dec. 2006、以及 Jung 等人发 表于"Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TAN0S Structure for Beyond 30nm Node，''IEEE InC 1 Electron Devices Meeting，11-13 Dec. 2006的技术内容揭露薄膜晶体管技术应 用于电荷捕捉存储器技术。
[0003] 另一结构描述于 Katsumata 等人发表于 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices，"2009 Symposium on VLSI Technology Digest of Technical Papers，2009 的 技术内容，其中提供电荷捕捉存储器技术中垂直与非门（NAND)单元。在Katsumata等人 的发表中所描述的结构包括一垂直与非门栅极，利用娃 -氧-氮-氧-娃（S0N0S)电荷捕 捉技术，以于每一栅极/垂直通道介面产生一存储位置（storage site)。此存储器结构 是基于一行（column)半导体材料排列作为与非门栅极的垂直通道，具有一下选择栅极与 一上选择栅极，下选择栅极靠近于基板，上选择栅极位于顶部。多个水平字线利用平面字 线层与多行半导体材料相交而形成，并在每一层中形成所谓的栅极环绕式存储单元（gate all-around cell)〇
[0004] 图1绘示一行管状BiCS快闪单元水平剖面图，在一字线层级（level)的水平剖 面图，存储单元例如是Katsumata等人所述的存储单元。其结构包括一具有半导体材料中 心核心（center core) 110的柱状体15,柱状体15垂直延伸通过字线层的堆叠。中心核心 110可以具有通过中央的接缝（seam) 111，接缝111由沉积技术产生。一介电电荷捕捉结构 围绕中心核心110,介电电荷捕捉结构例如包括一第一氧化硅层112、一氮化硅层113以及 一第二氧化硅层114 (称为0N0层），或另一种多层介电电荷捕捉结构。一栅极环绕式字线 115与柱状体15相交。每一层中的柱状体15的平截头体（frustum)与栅极环绕式字线在 此层中结合，以形成一存储单元。
[0005] 图2绘示一三维半导体元件的透视图。其包括字线导电层11的多层堆叠，每个导 电层平行于基板10 ;多个柱状体15,排列位向正交于基板，每个柱状体包括多个串联连接 的存储单元，存储单元位于柱状体与导电层的交叉点；以及多个串选择线12,排列位向平 行于基板并位于导电层11之上，每个串选择线相交柱状体的一个分别的列。柱状体与串选 择线的每个交叉点分别定义出柱状体的一个选择栅极。其结构亦包含多个平行的位线导体 20,配置成一层且平行于基板并位于串选择线之上。每个位线导体迭置于柱状体的一个分 别的行、且每个柱状体位于一个位线导体下方。柱状体15可以被建构成如图1所绘示的结 构。
[0006] 图3是根据图2所绘示的部分结构的上视图。由此两图可以看到于整个结构 中，字线导电层11仅相交一些柱状体；字线导电层11定义出一个存储单元区块（block of memory cells)。因此，要从特定记忆单元区块中读取数据（data)，控制电路要先致能 (activates) -个字线导电层11，以选择一特定存储单元区块以及多层堆叠结构中的一特 定阶层，并进一步致能一串选择线12选择一特定列。同时致能一较低的选择栅极（未绘 示）。接着一列存储单元通过位线20被平行（in parallel)读取至一页面缓冲器（page buffer)(未绘示）（此处所用的「致能（Activate)」是指施加一特定偏压以影响（to give effect to)被连接的存储单元或开关的效应。偏压可以高或低，视存储器的设计而定。） 依据产品的规格和设计，页面缓冲区可以保存两列或更多列的数据，在这种情况下一个完 整的页面读取操作可以包括后续两个或更多串选择线12的致能。
[0007] 当三维堆叠存储器结构如预期地大幅增加存储密度（memory density)同时也衍 生了许多工艺上的挑战，因为需要刻蚀非常深的孔以穿过许多层。这些深孔的宽度必须加 宽，且每一深孔中心至中心的横向距离必须增加，以符合工艺规格（process windows)。当 制造过程改善，电容可以增加，不仅通过增加堆叠中字线平面的数量，也通过减少柱状体间 的距离。图4绘示等比例缩小的结构的上视图，其中区块中位线导体20和串选择线12的 数量已经增加。这不仅降低成本，同时也可达到增加数据读/写速率（read/write data rate)的目的。因为，较多数量的位线导体20代表平行操作（parallel operation)的增 加。但另一方面，串行选择线12数量的增加代表更多存储单元会遭受到由字线选择所引起 的Vpass干扰（Vpass disturb)。存储单元电容（unit cell capacitance)也随着串选择 线12的数量增加而增加，因而导致功率消耗增加且减缓元件操作。
[0008] 通过增加堆叠结构中的字线导电层11的数量以增加位线密度（bit density)，除 了层数量增加所衍生可预期的工艺挑战之外，还有其缺点。于图2中可以看到一个具有阶梯 状结构（stepped contact structure)连接至字线导电层11的典型排列方式。为了形成触 点（contacts)22,藉以将导电层11连接至上方的金属互连件（metal interconnects)24， 必须制作穿过此结构的深沟道（deep trench)。这些触点22也象征性地由图4的上视图所 绘示。在典型设计中，一区块中柱状体15的列的数量至少会和触点22以及记忆层（字线 导电层11)的数量一样多。例如，请参见Komori，Y.，et. al.发表于"Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device, " Electron Devices Meeting，2008， IEDM 2008，IEEE International，vol.，no.，pp.l-4，15-17(Dec.2008)at 2 的技术内容，上 述期刊内容通过引用的方式并入于本说明书的内容中。由于存储层的增加也促使串选择线 12的数目增加，因而也会导致功率消耗增加并减缓元件操作。
[0009] 因此，有需要创造出一种可靠的解决方案，在增加三维存储器结构的位线密度同 时降低其所引发的负面冲击，以得到较佳的芯片合格率、更紧密、效能更强大的电路、元件 或系统。
【发明内容】
[0010] 大致上描述，本发明的技术提供一种存储器装置，具有排列位向平行于一基板的 多个导电层构成的多层堆叠。每个排列位向正交于基板的柱状体包括串联连接的存储单 元，存储单元位于柱状体与导电层的交叉点。串选择线配置于导电层之上，柱状体与串选择 线的每个交叉点分别定义出柱状体的一个选择栅极。位线配置于串选择线之上。柱状体设 置于一规则网格上，其中规则网格相对于位线导体被旋转。网格可以具有正方形、矩形或菱 形的存储单元，且可以相对于位线通过tan(0) = ±χ/γ旋转一角度Θ，其中X和Y为互质 的整数。串选择线可以被制成足够宽的以相交存储单元一侧的两个柱状体或存储单元的所 有柱状体，或足够宽的以相交两个或更多非相邻的存储单元的柱状体。此旋转容许较高密 度的位线，因此可因为平行操作的增加而得到较高的数据速率。同时也可以使用较少数量 的串选择线，通过降低存储单元电容，来降低读干扰和功率消耗，进而改善数据速率。
[0011] 本发明的上述摘要提供以提供对本发明一些方面的基本理解。上述摘要并非用以 标示关键或必要元件，也非用以描绘本发明的轮廓。其目的仅是以简化的方式展现本发明 的概念，以作为后述的详细实施方式的序幕。本发明的特定实施例将详述于权利要求、说明 书以及附图。
【附图说明】
[0012] 本发明将参照所附附图对具体实施例进行描述，其中：
[0013] 图1绘示一行管状BiCS快闪单元的水平剖面图。
[0014] 图2绘示一三维半导体元件的透视图。
[0015] 图3是根据图2所绘示的部分结构的上视图。
[0016] 图4是根据图2所绘示的部分结构的上视图，尺寸等比例缩小以容许更多位线和 串选择线。
[0017] 图5是例示位于如图2和图4所绘示的传统三维结构中的柱状体阵列的上视图。
[0018] 图6是根据本发明的一方面所绘示的三维结构中的柱状体阵列的上视图。
[0019] 图7绘示图5的结构，具有相对于位线导体的数个不同的旋转角度。
[0020] 图8绘示一结构，其中网格已经被旋转一特定角度。
[0021] 图9绘示图8的结构的另一视图，显示位线导体和一 SSL。
[0022] 图10绘示柱状体的一规则网格，其中存储单元为矩形。
[0023] 图11绘示被旋转一角度Θ的图1〇的网格。
[0024] 图12绘示柱状体的一规则网格，其中存储单元为菱形。
[0025] 图13绘示被旋转一角度Θ的图12的网格。
[0026] 【符号说明】
[0027] 10 :基材
[0028] 11:导电层
[0029] 12、512、612(612-1、612-2)、912、1012 :串选择线
[0030] 15、515、615、715、915、1015 :柱状体
[0031] 20、520、620(620-1、620-2)、722、724、726、728、730、732、920、1020、BL :位线导体
[0032] 22 :触点
[0033] 24 :金属互连件
[0034] 110:中心核心
[0035] 111 :接缝
[0036] 1112 :第一氧化硅层
[0037] 113:氮化硅层
[0038] 114:第二氧化硅层
[0039] 115:栅极环绕式字线
[0040] A、B、C、D:柱状体
[0041] d:柱状体间的距离
[0042] dl :存储单元的短边长长度
[0043] d2 :存储单元的长边长长度
[0044] p :位线导体的间距
[0045] X、Y:横向空间维度
[0046] Ζ :垂直空间维度
[0047] ABCD :存储单元
[0048] Θ :锐角
【具体实施方式】
[0049] 以下说明内容可提供任何该技术领域中普通技术人员具以使用、制作本发明。该 说明内容仅针对特定运用与需求背景提供。技术领域中普通技术人员可对被揭露的实施例 进行修饰，且此处所揭露的一般原则将可适用于其他实施例与应用，而不会脱离本发明的 精神范围。因此，实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权 利要求。
[0050] 图5是例示位于如图2和图4所绘示的传统三维结构中的柱状体阵列的上视 图。图5中的每个圆点（dot)代表相对应的柱状体515的横向位置。本文所使用的「横向 (lateral)」空间维度是指平行于基板的结构空间维度（例如于图1、图2、图3和图4中X 轴和Y轴所标示的空间维度）。其结构包括图2所绘示的其他所有元件，但为了清楚地说 明，图5中大部分的元件已经被忽略。特别是，图5所绘示的结构包括导电层11的多层堆 叠，每一层排列位向平行于基板。多个串选择线512 (其中一条标示于图5中）排列位向平 行于基板且位于导电层之上，串选择线为矩形且具有其长空间维度排列位向在如图5所绘 示的Y空间维度。本文所用的层其被称为在其他层「之上（above)」或「之下（below)」，可 以在不同实施例中通过一或更多中间层（interventing layers)而与其他层分开。相同的 解释也适用于层被描述位于另一层「迭置（superposing)」、「下方（underlying)」或「覆盖 (over)」。
[0051] 每个串选择线相交柱状体515中的一分别不同的子集（a respective distinct subset)，且柱状体与串选择线的每个交叉点分别定义出柱状体515的一个选择栅极。于图 5中在X空间维度延伸的多个平行位线导体520 (其中一条标示于图5中）配置成一层且平 行于基板并位于串选择线之上，每个位线导体迭置于柱状体515的一个分别的行。此外，每 个柱状体515位于一个位线导体之下。每个柱状体515排列位向正交于基板（垂直地，如 图2所绘示的Z空间维度），且包括多个串联连接的存储单元，存储单元位于柱状体与导电 层的交叉点。在一实施例中，一行柱状体的横向剖面如图1所绘示。
[0052] 于图5的设置中，可以看到位于柱状体阵列中的柱状体515排列成具有X轴和Y 轴两个横向空间维度的规则网格。X空间维度平行于位线导体且Y空间维度正交于位线导 体。本文所用的「规则网格（regular grid)」、「规则阵列（regular array)」是指可以被区 分成相邻存储单元的网格（阵列），其中全体存储单元可填满此一网格，且其所有皆具有相 同的形状和尺寸。于图5中存储单元为正方形且绘示一范例正方形ABCD。同时，在特定实 施例中，网格本身可以包括多个柱状体和网格边界，此处所使用的术语「网格」，不需要任何 规则。
[0053] 本文所用的位于规则网格的「存储单元（unit cell)」中被定义为平行四边形，平 行四边形的四个顶点位于网格的四个柱状体上。例如，于图5中的存储单元的平行四边形 由柱状体A、B、C以及D四个柱状体所定义。本文所使用的定义方式，存储单元是从柱状体 A开始定义，接着选择网格中最靠近柱状体A的柱状体作为柱状体B，接着选择网格中与柱 状体A和柱状体B非共线且为最靠近柱状体A的柱状体作为柱状体C，并选择位于平行四 边形中第四个顶点的柱状体作为柱状体D。除非另有说明，本文所用的柱状体之间的「距 离（distance)」是指柱状体间欧几里德中心至中心的距离（Euclidean center-to-center distance)。此外，本文所用的两柱状体之间「于一特定空间维度的距离（the distance in a particular dimension)」，是指在此特定空间维度中两柱状体的坐标差异并忽略其他空 间维度的坐标。例如，于图5中，柱状体A和柱状体B之间的距离为d，d也是柱状体C和 柱状体D之间的距离。柱状体B和柱状体C之间的「距离（distance)」为d V 2,但柱状 体B和柱状体C在Y空间维度之间的「距离（distance)」为d。另外，本文所用的「最靠近 (nearest)」一给定柱状体的柱状体，是指具有离该给定柱状体最短距离的柱状体。假如有 一个以上具有离此给定柱状体相同最短距离的柱状体，则其任何一个皆符合离此给定柱状 体「最靠近（nearest)的」的条件。
[0054] 于图5所绘示的网格中，存储单元为正方形。本文所用的术语「正方形（square)」 是术语「矩形（rectangle)」的一特殊情况，在此正方形是四个边都具有相同长度的矩形。 同样地，「正方形（square)」也是「菱形（rhombus)」的一特殊情况，在此正方形是四个角度 皆为直角的菱形。此外，正方形、矩形以及菱形都是术语「平形四边形（parallelogram)」的 特殊情况。矩形是四个角度都为直角的平形四边形；菱形是四个边都具有相同长度的平形 四边形，以及正方形是四个角度都为直角且四个边都具有相同长度的平形四边形。因此，图 5中的正方形ABDC可以同时被称为菱形、正方形以及平形四边形。
[0055] 图6是根据本发明的一方面所绘示的三维结构中的柱状体阵列的上视图。如同图 5,图5中的每个圆点（dot)代表相对应的柱状体615的横向位置。其结构包括图2中的所 有其他元件，但为了清楚地说明，图6中大部分的元件已经被忽略。两个串选择线612-1和 612-2 (统称612)以及两个位线导体620-1和620-2 (统称为620)被绘示。虽然图6绘示 的部分网格的边界符合旋转版本的图5中出现的部分网格的边界，理应理解的是这两个网 格可以包括如所绘示的更多的柱状体。于图6中，例如，网格通常包括额外的柱状体继续让 附图完整，矩形区域具有对准且正交于位线的边界。
[0056] 如同图5的结构，图6中每个串选择线612相交柱状体615的一分别不同的子集， 并通过这些交叉点定义出多个选择栅极。同样地，每个位线导体620迭置于柱状体615的 一个分别的行，且每个柱状体615位于位线导体620 -个之下。于图6的结构中，然而，柱 状体的网格相对于位线导体620顺时针旋转角度Θ =45°。其提供两个优点，首先，位线 导体620在一较小的间距上，p = dsin(45° )。这容许较高密度的位线而不需要减少网 格中任何相邻的柱状体间的距离d。再者，可以减少串选择线612的数量，因为每个串选择 线612的宽度已经被制的足够宽（平行位线导体620的空间维度）以相交两列柱状体。换 句话说，在存储单元的相同侧上，每个串选择线612的宽度足够宽的以相交存储单元的至 少两个柱状体。例如，于图6中，串选择线612-1相交存储单元ABDC的柱状体A和柱状体 C (串选择线612-1也相交柱状体D)。且尽管相交两列柱状体，一个串选择线612和一个位 线导体620的每个交叉点于网格中仍可单独辨别单一个柱状体。也就是说，致能一个字线 导电层11和一条串行选择线612仍可以在位线620中唯一地选择出单一个存储单元。因 此，图6的旋转网格实现较高密度的位线导体620,因此由于平行操作增加和较低的串选择 线的数量造成较高的数据速率，从而减少读干扰，降低功率消耗以及通过降低存储单元电 容进一步改善数据速率。
[0057] 于图6结构中的网格相对于位线导体620旋转一角度Θ = 45°。其他旋转角度 可以使用于不同实施例中；然而，并非所有角度都运行良好。为方便起见，图7绘示图5的 结构，具有相对于位线导体的数个不同的旋转角度。图7绘示旋转的位线导体于一未旋转 的网格上，代替绘示未旋转的位线导体于一旋转的网格上。理应理解的是这两个表现的类 型描述相同结构，因为其结果为相对于位线导体的网格的旋转角度。
[0058] 五个旋转角度绘示于图7。对于位线导体722,旋转角度为Θ =45°，其与图6所 绘示相同。对于位线导体724,旋转角度为Θ =arctan(2/3)，其大约为33.7°。对于位线 导体726,旋转角度为Θ =arctan (1/2)，其大约为26.6°。对于位线导体728,旋转角度为 Θ =arctan(2/5)，其大约为21.8°。对于位线导体730,旋转角度为Θ =arctan(l/3)， 其大约为18. 4°。可以看到，对于图7的正方形单元网格，可行的旋转角度至少为两个小整 数之比的反正切函数（arctangents)。不符合这些标准的角度可能无法运行良好。例如，对 于位线导体732,旋转角度相对于网格为Θ = arctan (27/48)，其大约为29. 4°。位线在此 角度可能会错失工艺规格，因为其通过处太接近于不欲与其相交的柱状体。
[0059] 实际上制造时，网格的旋转角度相对于位线导体非常接近通过图7的方法所选择 的角度是重要的。这是因为位线导体于典型元件中非常长，一路延伸跨越字线导体。如果 制造的角度偏差设计的角度太多，则位线导体可能会错开相对应支柱的工艺规格，此支柱 应迭置于位线导体的远程。本文所用的如果其符合角度在可接受的制造公差内，则网格的 旋转角度称为「实质上（substantially)」符合两个小整数之比的反正切函数。
[0060] 图8绘示一结构，其中网格已经被旋转一角度Θ = arctan(3/4)，其大约为 36.9°。柱状体于此网格中正交于位线且在横向空间维度间的距离可以被几何计算且等于 0. 2d。因此位线可以由一间距p = 0. 2d隔开，造成可以被平行读取的数据位数量增加五倍。 图9绘示如图8的相同网格的一部分，显示密集间隔的位线导体920。此外，单一个串选择 线912显示覆盖多列柱状体915。使用单一个串选择线912是可能的，因为由于旋转角度， 先前已经沿着单一个位线导体排列的多个柱状体现在对应至多个不同的位线导体。其结果 是，一个串选择线912和一个位线导体920的交叉点仍可单独辨别单一个柱状体915。使用 图9的网格，带宽（bandwidth)增加五倍，且功率消耗和应力每个降低五倍。此外，每个区 域需要隔开的串选择线的数量大幅减少也表示需要的译码器（decoders)少得多，因而降 低成本。
[0061] 图9亦绘示规则网格中的数个存储单元。可以看到如图6的网格，串选择线912 具有足够大的一短空间维度（平行于位线导体920)以相交一个存储单元932 -侧的两个 柱状体A和B。事实上，串选择线912的短空间维度足够大的以相交存储单元932的所有四 个柱状体。更进一步地，串选择线912的短空间维度足够大的以相交不同且非相邻的存储 单元932的柱状体，例如于存储单元932的一柱状体和存储单元934的一柱状体。
[0062] 于图6、图7、图8以及图9的实施例中，柱状体的规则网格所有皆具有正方形形状 的存储单元。也就是说，所有存储单元为平行四边形，其中平行四边形的一个角是直角，且 所有四个边皆具有相同长度d。具有其他矩形形状（非正方形）的网格也可以利用本发明 的优点。图10绘示柱状体1015的一规则网格，其中存储单元为短边和长边分别具有长度 为dl和d2的矩形。单一个位线导体1020和单一个串选择线1012绘示于图中。图11绘 示柱状体被旋转一角度Θ的相同的网格，造成位线导体的间距p比dl和d2狭窄，且一较 宽的串选择线（未绘示）比串选择线1012相交更多柱状体。
[0063] 同样地，图12柱状体1215的一规则网格，其中存储单元为菱形1210。菱形是一个 平形四边形，其中四个边都具有相同长度但没有一对相邻的边形成直角。其也可以被称为 非正方形的菱形。图12绘示具有「正常（normal)」排列位向的网格，其中一线绘制跨越相 对柱状体间的存储单元不是平行就是正交于位线导体。于图中位线导体具有一间距P。图 13绘示柱状体被旋转一角度Θ的相同的网格，造成更狭窄的位线导体间距p，且一较宽的 串选择线1312比串选择线1012相交更多柱状体。存储单元1310绘示于图13具有顶点标 记ABDC，如上述所定义。可以看到，由于显示的旋转角度，所有Μ以及涵皆 不平行也不正交于位线导体。另外，特别感兴趣的是具有菱形形状存储单元的网格，其中一 对相邻的边形成一角度60°，如图12和图13所绘示。此存储单元在存储单元的一侧上的 每对柱状体间具有相同的距离d，且在存储单元的一对相对的柱状体间具有相同的距离d。 例如，于存储单元1310中，所有?:、. 「73、?以及瓦 7皆具有相同长度d。此存储 单元的面积为（V 3/2) Xd2,对于一特定距离d可以被显示为最小值。
[0064] 在一般情况下，本发明的实施例包括柱状体的网格相对于位线导体旋转一角度 Θ，以使得网格的横向空间维度既不平行也不正交于位线导体。优选地，于网格的存储单元 ABDC中，如上述所定义，所有瓦7以及I石皆不平行也不正交于位线导体。
[0065] 如上所述，规则网格的旋转窄化了位线导体的间距，也宽化了串选择线。然而，理 想的是应避免旋转角度造成间距变窄的程度超过原来的1/10。这是因为满足最小化柱状体 至柱状体距离的设计准则，可能不能满足规定位线之间距需具有最小距离的设计准则。此 外，位线之间距若变窄超过原来的1/10,可能无法达到所需的工艺规格，以使预期需要迭置 于柱状体上的位线对准柱状体，或者是使预期需要错开柱状体的位线错开柱状体。对于如 图7中具有正方形存储单元的网格（存储单元的所有边皆具有相同长度且存储单元一对相 邻的边形成一直角），其表示旋转角度Θ相对于位线导体应该是tan(0) = ±χ/γ，其中X 和Υ为互质的整数。换句话说，对于如上述所定义的存储单元ABDC，不论21或：|己任一个皆 与位线导体有一角度Θ，其中tan( Θ ) = Χ/Υ，且X和Υ为个位数互质数的整数。
[0066] 表1列出所有个位数互质数的整数对（X，Y)，其对应的旋转角度和其所得的位线 导体间距：
[0067] 表 1
[0068]
[0069]
[0070] 因此优选地，对于具有正方形存储单元的网格，其旋转角度Θ相对于位线导体应 该是tan( Θ ) = ±X/Y，其中（X，Y)对包括于表1。
[0071] 本文所用的一给定值（given value)是「响应（responsive)」一个先前值 (predecessor value)，如果此先前值影响给定值。如果有中间工艺元件（intervening processing element)、步骤或时段，给定值仍可以「响应」先前值。如果中间工艺元件或步 骤与一个以上的值结合，则中间工艺元件或步骤的输出信号被认为是「响应」每个输入值。 如果给定值等于先前值，这仅是一个退化的情况（degenerate case)，其中给定值仍然被认 为「响应」先前值。给定值对另一值的「依赖程度（dependency)」也可作类似的定义。
[0072] 本文所用的某一信息项目（an item of information)的「辨别 (identification)」并不一定需要此信息项目的直接说明（direct specification)。信息 可以通过间接的一或多层（one or more layers of indirection)简单地参照一实体信息 (actual information)进而在某一个领域中被「辨别」，或者通过辨别一或多个不同的信息 项目而被辨别。其中这些不同的信息项目整体加总起来足以确定实体的信息项目。此外， 本文所用的术语「指出（indicate)」意思是等于「辨别（identify)」。
[0073] 本文揭露了独立的技术特征或二个或多个该些独立技术特征的组合。在某个程度 上，该技术领域普通技术人员可以基于本说明书的整体说明，按照一般知识来实施该些独 立的技术特征与技术特征的组合。无论该些独立的技术特征与技术特征的组合是否解决了 本文所述的问题，且不会限制本发明的权利要求。本案所揭露的实施例可以包含该些独立 的技术特征与技术特征的组合。基于前述理由，本发明所属技术领域中普通技术人员，在不 脱离本发明的精神和范围内，当可作各种的更改与修饰。
[0074] 本发明前述的优选实施例已经被提供用于解释和描述的目的。其并非意指穷尽的 或限定本发明公开至精确的形式。明显地，对于本领域从业人员是显而易见的，当可作许多 修饰与更改。例如，尽管在本文的实施例中是使用垂直通道的电荷存储的存储单元来进行 描述，柱状体与其他型态的存储单元仍可以利用本发明的各方面技术特征，而不必实现本 文所述的所有优点。特别是，但不限于，各种变化类型、建议或本文有关技术背景的段落中 任何和所有通过引用并入方式被纳入本说明书的内容，都被纳入本发明说明书的实施例之 中。另外，各种变化类形、建议或本文有关技术背景的段落中任何和所有通过引用并入方式 被纳入本说明书的内容，也都被认为已被本案的其他实施例所教示。本文所描述的实施例 仅是被选择来对本发明的原理和其实际应用作最好的解释，进而使本领域中普通技术人员 能够理解本发明的各种实施例和各种适合于达到预期特定用途的修改与修饰。因此，本发 明的保护范围当视权利要求所界定者为准。
【主权项】
1. 一种存储器装置，其特征在于，位于一基板上，包括： 一多层堆叠，具有多个导电层，各该导电层排列位向（oriented)平行于该基板； 多个柱状体，排列位向正交于该基板，各该柱状体包括多个串联连接的存储单元 (memory cell),该些存储单元位于该些柱状体与该些导电层的多个交叉点； 多个串选择线，排列位向平行于该基板且位于该些导电层之上，各该串选择线相交于 该些柱状体的一分别不同的子集（subset),该些柱状体与该些串选择线具有多个交叉点， 各该柱状体与各该串选择线的各该交叉点分别定义出各该柱状体的一个选择栅极；W及 多个彼此平行的位线导体，配置成一层且平行于该基板并位于该些串选择线之上，各 该位线导体迭置于该些柱状体的另一分别不同的子集，各该柱状体位于该些位线导体之一 之下； 其中该些柱状体配置于一规则网格（regular grid)上，该规则网格具有互相垂直的两 个横向的空间维度，且该两个空间维度不平行于也不正交于该些位线导体。2. 根据权利要求1所述的存储器装置，其中各该存储单元包括一垂直通道结构、一电 荷存储层W及一绝缘层。3. 根据权利要求1所述的存储器装置，其中在该规则网格中，该些柱状体中的每一对 该柱状体在平行该些位线导体的一空间维度上并未彼此对准，且在正交于该些位线导体的 一横向空间维度上彼此分离并具有至少大于d/10的距离，其中d为该些柱状体间的最小欧 基里德距离巧Uclidean distance)。4. 根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元（unit cell), 该存储单元由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状 体C W及柱状体D构成， 该柱状体B于该规则网格中为最靠近该柱状体A的一个，且 该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线（non-collinear)且为 最靠近该柱状体A的另一个，其中 该规则网格相对于该些位线导体旋转，W使得所有、：^、原"W及孟5既不平 行于也不正交于该些位线导体，其中杰K 石、态5化及良为该存储单元的四个边，Ii 连接该柱状体A和该柱状体B、连接该柱状体A和该柱状体C、玄尸连接该柱状体B和该 柱状体C、W及帝5连接该柱状体A和该柱状体D。5. 根据权利要求1所述的存储器装置，其中该规则网格为多个正方形构成的一网格。6. 根据权利要求5所述的存储器装置，其中该规则网格相对于该些位线导体通过 tan(0) = ±X/Y旋转一角度0，其中X和Y为互质的整数。7. 根据权利要求6所述的存储器装置，其中狂，Y)选自由（1，2)、（1，3)、（1，5)、（1，6)、 (1，7)、（1，8)、（1，9)、（2,3)、（2,5)、（2,7)、（2,9)、（3,4)、（3,5)、（3,7)、（3,8)、（4,5)、（4， 7)、（4,9)、巧，6)、巧，7)、巧，8)化及（6, 7)所组成的群组。8. 根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元，该存储单元 由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状体C W及柱 状体D构成， 该柱状体B于该规则网格中为最靠近柱状体A的一个，且 该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线且为最靠近该柱状体A 的另一个，且其中该存储单元的所有四个边皆具有相同的长度。9. 根据权利要求8所述的存储器装置，其中： 3亥和1疗为该存储单元的该四个边的两个，ii连接该柱状体A和该柱状体B、连 接该柱状体A和该柱状体C，H或与该些位线导体有一角度0，且其中 tan ( 0 )= X/Y，其中X和Y为个位数互质的整数。10. 根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元，该存储单元 由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状体C W及柱 状体D构成， 该柱状体B于该规则网格中为最靠近该柱状体A的一个，且 该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线且为最靠近该柱状体A 的另一个，其中 该些串选择线包括多个矩形，该些矩形具有一长空间维度排列位向正交于该些位线导 体，其中 该些串选择线与该些位线导体具有多个交叉点，各该串选择线与各该位线导体的各该 交叉点单独辨别该些柱状体的单一个，且其中 该些串选择线的特定一个具有一短空间维度并相交于该些存储单元的特定一个中的 至少该柱状体A和该柱状体B。11. 根据权利要求10所述的存储器装置，其中该些串选择线的该特定一个相交于该些 存储单元的该特定一个中的所有四个该些柱状体。12. 根据权利要求10所述的存储器装置，其中该些串选择线的该特定一个相交于该些 存储单元的该特定一个中的至少该些柱状体的不同且非相邻的二个。13. -种于一基板上的存储器装置，其特征在于，包括： 一多层堆叠，具有多个导电层，各该导电层排列位向平行于该基板； 多个柱状体，排列位向正交于该基板，各该柱状体包括多个串联连接的存储单元，该些 存储单元位于该些柱状体与该些导电层的多个交叉点； 多个串选择线，排列位向平行于该基板且位于该些导电层之上，各该串选择线相交于 该些柱状体的一分别不同的子集，该些柱状体与该些串选择线具有多个交叉点，各该柱状 体与各该串选择线的各该交叉点分别定义出各该柱状体的一个选择栅极；W及 多个彼此平行的位线导体，配置成一层且平行于该基板并位于该些串选择线之上，各 该位线导体迭置于该些柱状体的另一分别不同的子集，各该柱状体位于该些位线导体之一 之下，且该些串选择线与该些位线导体具有多个交叉点，各该串选择线与各该位线导体的 各该交叉点单独辨别该些柱状体的单一个， 其中该些柱状体配置于一规则网格上，该规则网格具有两个横向的空间维度和一存储 单元，该存储单元由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体 B、柱状体C W及柱状体D构成， 该柱状体B于该规则网格中为最靠近柱状体A的一个，柱状体C于该规则网格中与该 柱状体A和该柱状体B非共线且为最靠近该柱状体A的另一个，且其中 该些串选择线的特定一个具有一短空间维度并相交于该些存储单元的特定一个中的 至少该柱状体A和该柱状体B。14. 根据权利要求13所述的存储器装置，其中各该存储单元包括一垂直通道结构、一 电荷存储层W及一绝缘层。15. 根据权利要求13所述的存储器装置，其中该规则网格的该些空间维度不平行于也 不正交于该些位线导体。16. 根据权利要求13所述的存储器装置，其中在该规则网格中，该些柱状体中的每一 对该柱状体在平行该些位线导体的一空间维度上并未彼此对准，且在正交于该些位线导体 的一横向空间维度上彼此分离并具有至少大于d/10的距离，其中d为该些柱状体间的最小 欧基里得距离。17. 根据权利要求13所述的存储器装置，其中该规则网格的该两个空间维度互相垂 直。18. 根据权利要求17所述的存储器装置，其中该规则网格为多个正方形构成的一网 格，且其中 该规则网格相对于该些位线导体通过tan(0) = ±X/Y旋转一角度0，其中X和Y为 互质的整数。19. 根据权利要求13所述的存储器装置，其中该存储单元的所有四个边皆具有相同的 长度。20. 根据权利要求19所述的存储器装置，其中该存储单元的任一对相邻的边形成非直 角。21. 根据权利要求20所述的存储器装置，其中该存储单元的一对相邻的边形成一角度 60。。22. 根据权利要求21所述的存储器装置，其中该规则网格相对于该些位线导体旋 转，W使得所有瓦W及既不平行于也不正交于该些位线导体，其中 完I、范K瓦^ W及盈！为该存储单元的该四个边，；惡连接该柱状体A和该柱状体B、 五连接该柱状体A和该柱状体C、妄穿连接该柱状体B和该柱状体C、W及连接该柱状 体A和该柱状体D。23. 根据权利要求19所述的存储器装置，其中： 该存储单元的一对相邻的边形成直角，且 才^或与该些位线导体有一角度0，和:if为该存储单元的该四个边的两个， 3玄连接该柱状体A和该柱状体B、:；!己连接该柱状体A和该柱状体C，其中其中X和Y为互质的整数。24. 根据权利要求13所述的存储器装置，其中该些串选择线的该特定一个相交于该些 存储单元的该特定一个中的所有四个该些柱状体。25. 根据权利要求13所述的存储器装置，其中该些串选择线的该特定一个相交于该些 存储单元的该特定一个中的至少该些柱状体的不同且非相邻的二个。
【文档编号】G11C16/06GK105990361SQ201510063076
【公开日】2016年10月5日
【申请日】2015年2月6日
【发明人】陈士弘
【申请人】旺宏电子股份有限公司