电阻式随机存取存储器及其制造方法
【专利摘要】本发明公开一种电阻式随机存取存储器及其制造方法，该电阻式随机存取存储器包括基底、介电层与至少一存储单元串。介电层设置于基底上。存储单元串包括多个存储单元与至少一第一内连线结构。存储单元垂直相邻地设置于介电层中，且各存储单元包括第一导线、第二导线与可变电阻结构。第二导线设置于第一导线的一侧，且第二导线的上表面高于第一导线的上表面。可变电阻结构设置于第一导线与第二导线之间。在垂直相邻的存储单元中的可变电阻结构彼此隔离。第一内连线结构连接垂直相邻的第一导线。
【专利说明】
电阻式随机存取存储器及其制造方法
技术领域
[0001]本发明涉及一种存储器及其制造方法，且特别是涉及一种电阻式随机存取存储器及其制造方法。
【背景技术】
[0002]由于，非挥发性存储器具有数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。目前，业界积极发展的一种非挥发性存储器元件是电阻式随机存取存储器(resistive random access memory, RRAM)，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，因此在未来将可成为个人电脑和电子设备所广泛采用的非挥发性存储器元件之一。
[0003]为了提升存储器的密度，目前业界提出一种高密度垂直排列的三维电阻式随机存取存储器(3D resistive random access memory, 3D RRAM)。然而，目前的三维电阻式随机存取存储器通常需要进行深蚀刻制作工艺与深填孔制作工艺，因此无法直接与先进逻辑制作工艺进行整合。
【发明内容】
[0004]本发明的目的在于提供一种电阻式随机存取存储器及其制造方法，其可直接与先进逻辑制作工艺进行整合。
[0005]为达上述目的，本发明提出一种电阻式随机存取存储器，包括基底、介电层与至少一存储单元串。介电层设置于基底上。存储单元串包括多个存储单元与至少一第一内连线结构。存储单元垂直相邻地设置于介电层中，且各存储单元包括第一导线、第二导线与可变电阻结构。第二导线设置于第一导线的一侧，且第二导线的上表面高于第一导线的上表面。可变电阻结构设置于第一导线与第二导线之间。在垂直相邻的存储单元中的可变电阻结构彼此隔离。第一内连线结构连接垂直相邻的第一导线。
[0006]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，内连线结构包括第一连接部与第二连接部。第一连接部电连接于垂直相邻的两条第一导线中位于下方的一者。第二连接部电连接于第一连接部以及垂直相邻的两条第一导线中位于上方的一者。
[0007]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，第一连接部的形状例如是矩形或T形。
[0008]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，第一导线与其下方的第二连接部例如是一体成型或是各自独立的构件。
[0009]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，可变电阻结构可延伸至第二导线与介电层之间。
[0010]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，当存储单元串为多串时，位于水平相邻的两条第二导线之间的两个存储单元可共用位于其间的第一导线。
[0011]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，当存储单元串为多串时，位于水平相邻的两条第一导线之间的两个存储单元可共用位于其间的第二导线。
[0012]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，还包括至少一晶体管，设置于基底上。晶体管的端子通过至少一第二内连线结构电连接于第一导线。
[0013]依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，当晶体管为多个时，还包括至少一隔离结构。隔离结构设置于基底中，且晶体管通过隔离结构而彼此隔离。
[0014]本发明提出一种电阻式随机存取存储器的制造方法，包括下列步骤。在基底上形成介电层。在介电层中形成至少一存储单元串。存储单元串包括多个存储单元与至少一第一内连线结构。存储单元垂直相邻地设置于介电层中，且各存储单元包括第一导线、第二导线与可变电阻结构。第二导线设置于第一导线的一侧，且第二导线的上表面高于第一导线的上表面。可变电阻结构设置于第一导线与第二导线之间。在垂直相邻的存储单元中的可变电阻结构彼此隔离。第一内连线结构连接垂直相邻的第一导线。
[0015]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，介电层的形成方法例如是化学气相沉积法。
[0016]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第一导线的形成方法例如是通过金属镶嵌法而形成或组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成。
[0017]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，内连线结构包括第一连接部与第二连接部。第一连接部电连接于垂直相邻的两条第一导线中位于下方的一者。第二连接部电连接于第一连接部以及垂直相邻的两条第一导线中位于上方的一者。
[0018]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，可变电阻结构、第二导线与第一连接部的形成方法包括下列步骤。在介电层中形成第一开口与第二开口。第一开口的一部分露出第一导线的侧壁，且第二开口暴露出第一导线的一部分。共形地于第一开口中形成可变电阻材料层。对可变电阻材料层进行回蚀刻制作工艺。形成填满第一开口与第二开口的导线材料层。移除第一开口与第二开口以外的导线材料层。
[0019]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第一连接部的形状例如是矩形或T形。
[0020]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，当第一连接部的形状为矩形时，第一连接部的形成方法例如是单金属镶嵌法。
[0021]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，当第一连接部的形状为T形时，第一连接部的形成方法例如是双金属镶嵌法。
[0022]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第一导线与其下方的第二连接部例如是以一体成型的方式形成或是分别独立形成。
[0023]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，还包括于形成介电层之前，在基底上形成至少一晶体管。晶体管的端子通过至少一第二内连线结构电连接于第一导线。
[0024]依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，当晶体管为多个时，还包括在基底中形成至少一隔离结构，且晶体管通过隔离结构而彼此隔离。
[0025]基于上述，在本发明所提出的电阻式随机存取存储器及其制造方法中，由于在垂直相邻的存储单元中的可变电阻结构彼此隔离，垂直相邻的第一导线通过第一内连线结构进行连接，且第二导线的上表面高于第一导线的上表面，因此在电阻式随机存取存储器的制造过程中不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。
[0026]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【附图说明】
[0027]图1为本发明的一实施例的电阻式随机存取存储器的立体图；
[0028]图2A至图2F为图1的电阻式随机存取存储器的制造流程上视图；
[0029]图3A至图3F为沿图1与图2中的1_1’剖面线的电阻式随机存取存储器的制造流程剖视图；
[0030]图4为本发明的另一实施例的电阻式随机存取存储器的剖视图。
[0031]符号说明
[0032]10、1a:电阻式随机存取存储器
[0033]100:基底
[0034]101:隔离结构
[0035]102:晶体管
[0036]104:栅极
[0037]106:栅介电层
[0038]108、110:掺杂区
[0039]112:间隙壁
[0040]114:掺杂延伸区
[0041]116、124、132、136、144、166:介电层
[0042]118、120、122、126、128、130、134:导体层
[0043]138:源极线
[0044]140、158、158a:连接部
[0045]142、156:导线
[0046]143、164:内连线结构
[0047]146、148:开口
[0048]150:可变电阻材料层
[0049]152:可变电阻结构
[0050]154:导线材料层
[0051]160:存储单元
[0052]162:存储单元串
【具体实施方式】
[0053]图1所绘示为本发明的一实施例的电阻式随机存取存储器的立体图。在图1中，为了清楚地进行说明，未绘示出介电层以及连接部侧壁上的可变电阻结构。图2A至图2F所绘示为图1的电阻式随机存取存储器的制造流程上视图。图3A至图3F所绘示为沿图1与图2中的1-1’剖面线的电阻式随机存取存储器的制造流程剖视图。
[0054]首先，请同时参照图1、图2A与图3A，可选择性地在基底100上形成至少一晶体管102。晶体管102例如是金属氧化物半场效晶体管(MOSFET)或双极接面晶体管(BJT)。在此实施例中，以图2A为例，是以形成三个晶体管102为例进行说明，但本发明并不以此为限。
[0055]在此实施例中，晶体管102是以金属氧化物半场效晶体管为例进行说明，但本发明并不以此为限。晶体管102包括栅极104、栅介电层106、掺杂区108、掺杂区110、间隙壁112及掺杂延伸区114。栅介电层106位于栅极104与基底100之间。掺杂区108、110分别位于栅极104两侧的基底100中。在此实施例中，掺杂区108与掺杂区110分别可作为晶体管102的端子。举例来说，掺杂区108可作为源极使用，且掺杂区110可作为漏极使用。间隙壁112位于栅极104两侧的基底100上。掺杂延伸区114位于间隙壁112下方的基底100中，且可作为轻掺杂漏极(LDD)使用。晶体管102中各构件的材料与制造方法为本领域技术人员所周知，故于此不再赘述。
[0056]此外，在形成晶体管102之前，还可在基底100中形成至少一隔离结构101。晶体管102通过隔离结构101而彼此隔离。隔离结构101例如是浅沟槽隔离(shallow trenchisolat1n，STI)结构。隔离结构101的材料例如是氧化硅。隔离结构101的制造方法为本领域技术人员所周知，故于此不再赘述。
[0057]接着，在基底100上形成介电层116及位于介电层116中的导体层118、120、122。在介电层116上形成介电层124及位于介电层124中的导体层126、128、130。在介电层124上形成介电层132及位于介电层132中的导体层134。在介电层132上形成介电层136。介电层116、124、132、136的材料例如是氧化硅等介电材料。介电层116、124、132、136的形成方法例如是化学气相沉积法。导体层118、120、122、126、128、130、134的材料例如是钨、铜或铝等导体材料。导体层118、120、122、126、128、130、134的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
[0058]其中，导体层126可作为字符线使用且可通过导体层118而电连接至栅极104。导体层128可连接至源极线138 (图1)且可通过导体层120而电连接至掺杂区108。
[0059]接着，在介电层136中形成连接部140与导线142。导线142与其下方的连接部140相互连接。此外，相邻的两条导线142分离设置。连接部140与导线142的材料例如是铜、钨或铝。导线142与其下方的连接部140例如是以一体成型的方式形成或是分别独立形成。亦即，导线142与其下方的连接部140可为一体成型或为各自独立的构件。当导线142与其下方的连接部140是以一体成型的方式形成时，导线142与连接部140的形成方法例如通过双金属镶嵌法而同时形成。当导线142与其下方的连接部140是分别独立形成时，导线142与连接部140的形成方法例如是通过单金属镶嵌法而形成或组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成。在此实施例中，导线142与其下方的连接部140是以一体成型为例进行说明。
[0060]此外，导体层122、130、134、140可形成连接至掺杂区110的内连线结构143。此夕卜，导线142可通过内连线结构143电连接至晶体管102的掺杂区110 (端子)。
[0061 ] 然后，请同时参照图1、图2B与图3B，在介电层136上形成介电层144。介电层144的材料例如是氧化硅等介电材料。介电层144的形成方法例如是化学气相沉积法。
[0062]接下来，在介电层144中形成开口 146与开口 148。开口 146的一部分露出导线142的侧壁，且开口 148暴露出导线142的一部分。开口 146的底部可略低于导线142的下表面。如图2B所示，开口 146的形状例如是指状，但本发明并不以此为限。在另一实施例中，开口 146的形状也可为条状。如图3B所示，开口 148的形状例如是矩形，但本发明并不以此为限。在另一实施例中，开口 148的形状也可为T形。开口 146与开口 148例如是对介电层144与介电层136进行图案化制作工艺而形成。此外，开口 146的深度可通过蚀刻制作工艺来进行控制。
[0063]之后，共形地于开口 146中形成可变电阻材料层150。此时，可变电阻材料层150也会共形地形成于开口 148中与介电层144上。可变电阻材料层150的材料例如是金属氧化物，如氧化铪、氧化镁、氧化镍、氧化铌、氧化钛、氧化铝、氧化钒、氧化钨、氧化锌或氧化钴。可变电阻材料层150的形成方法例如是化学气相沉积法。
[0064]再者，请同时参照图1、图2C与图3C，对可变电阻材料层150进行回蚀刻制作工艺，而在开口 146的侧壁上形成可变电阻结构152。在此实施例中，可变电阻结构152例如是可变电阻层。在此步骤中，也会在开口 148的侧壁上形成可变电阻结构152。此外，可变电阻结构152中还可选择性地包括绝缘层(未绘示)，由此可使得可变电阻结构152具有二极体的效果，而能够有效地阻挡漏电流(sneak current)，进而防止误动作产生。可变电阻结构152中的绝缘层可通过在可变电阻材料层150形成之前或之后形成绝缘材料层，再对绝缘材料层进行回蚀刻制作工艺而形成。
[0065]继之，请同时参照图1、图2D与图3D，形成填满开口 146与开口 148的导线材料层154。导线材料层154的材料例如是铜、钨或铝。导线材料层154的形成方法例如是的形成方法例如是电镀法或物理气相沉积法。
[0066]随后，请同时参照图1、图2E与图3E，移除开口 146与开口 148以外的导线材料层154，而在开口 146中形成导线156，且在开口 148中形成连接部158。开口 146与开口 148以外的导线材料层154的移除方法例如是化学机械研磨法。导线156与连接部158例如是由上述单金属镶嵌法所形成，但本发明并不以此为限。此外，如图2E所示，导线156的形状例如是指状，但本发明并不以此为限。在另一实施例中，导线156的形状也可为条状。如图3E所示，连接部158的形状例如是矩形，但本发明并不以此为限。在另一实施例中，连接部158的形状也可为T形(请参照图4)。
[0067]此外，由导线142、导线156与可变电阻结构152可形成存储单元160。导线156设置于导线142的一侧，且导线156的上表面高于导线142的上表面。可变电阻结构152设置于导线142与导线156之间。可变电阻结构还可延伸至导线156与介电层144之间。
[0068]接着，请同时参照图1、图2F与图3F，可重复进行形成存储单元160与连接部158的步骤，而形成存储单元串162。存储单元串162包括多个存储单元160与至少一内连线结构164。内连线结构164包括连接部158与连接部140。连接部158电连接于垂直相邻的两条导线142中位于下方的一者。连接部140电连接于连接部158以及垂直相邻的两条导线142中位于上方的一者。在垂直相邻的存储单元160中的可变电阻结构152彼此隔离，相邻的可变电阻结构152例如是通过介电层136进行隔离。内连线结构164连接垂直相邻的导线142。当存储单元串162为多串时，位于水平相邻的两条导线156之间的两个存储单元160可共用位于其间的导线142。位于水平相邻的两条导线142之间的两个存储单元160可共用位于其间的导线156。此外，重复形成的介电层136、144堆叠形成介电层166。所属技术领域具有通常知识者可依照产品设计需求来调整存储单元160与连接部158的形成步骤的重复次数。在此实施例中，是以标示出多串存储单元串162为例进行说明，但本发明并不以此为限，只要形成至少一串存储单元串162即属于本发明所保护的范围。
[0069]通过上述制造方法已完成单一晶体管驱动N个电阻式存储单元(I Transistordriving n Resistive memory cells，1T-NR)的电阻式随机存取存储器10。上述实施例的电阻式随机存取存储器10为可具有高密度排列的三维电阻式随机存取存储器。此外，由于上述制造方法不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。另外，上述制造方法可通过将存储单元串162之间的距离缩到最近，以减少绕线距离，进而将寄生电容值降到最低。另一方面，每一层的存储单元160的制造方式简单，因此可通过简单重复的制作流程而完成电阻式随机存取存储器10的制作。
[0070]以下，通过图1、图2F与图3F来说明本实施例的电阻式随机存取存储器10的结构。
[0071]请同时参照图1、图2F与图3F，电阻式随机存取存储器10，包括基底100、介电层166与至少一存储单元串162。介电层166设置于基底100上。介电层166包括介电层136、144，且介电层144设置于介电层136上。存储单元串162包括多个存储单元160与至少一内连线结构164。存储单元160垂直相邻地设置于介电层166中，且各存储单元160包括导线142、导线156与可变电阻结构152。导线156设置于导线142的一侧，且导线156的上表面高于导线142的上表面。可变电阻结构152设置于导线142与导线156之间。在垂直相邻的存储单元160中的可变电阻结构152彼此隔离。此外，可变电阻结构152也可垂直延伸至导线156与介电层144之间以及导线156与介电层136之间。内连线结构164连接垂直相邻的导线142。内连线结构164包括连接部158与连接部140。连接部158电连接于垂直相邻的两条导线142中位于下方的一者。连接部140电连接于连接部158以及垂直相邻的两条导线142中位于上方的一者。当存储单元串162为多串时，位于水平相邻的两条导线156之间的两个存储单元160可共用位于其间的导线142。位于水平相邻的两条导线142之间的两个存储单元160可共用位于其间的导线156。
[0072]电阻式随机存取存储器10还可包括至少一晶体管102。晶体管102设置于基底100上。晶体管102的掺杂区110 (端子)可通过至少一内连线结构143电连接于导线142，但晶体管102与导线142的电连接方式并不以此为限。在此实施例中，虽然晶体管102是以平面式的晶体管为例进行说明，但本发明并不以此为限。在其他实施例中，晶体管102也可采用垂直式的晶体管，以更进一步地减少晶体管102所占用的晶片面积，进而提升空间利用率。此外，当晶体管102为多个时，电阻式随机存取存储器10还可包括至少一隔离结构101。隔离结构101设置于基底100中，且晶体管102通过隔离结构101而彼此隔离。
[0073]此外，电阻式随机存取存储器10还可选择性地包括源极线138 (图1)。源极线138的材料例如是铜、钨或铝。源极线138的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。源极线138可通过导体层128与导体层120而电连接至掺杂区108。
[0074]此外，电阻式随机存取存储器10中各构件的材料、设置方式、形成方法与功效已于上述图3A至图3F的制造方法中进行详尽地说明，故于此不再赘述。
[0075]图4为本发明的另一实施例的电阻式随机存取存储器的剖视图。
[0076]请同时参照图3F与图4，图4的实施例与图3F的实施例的差异如下。图4的电阻式随机存取存储器1a中的连接部158a为T形，而图3的电阻式随机存取存储器10中的连接部158为矩形。由于连接部158a呈上宽下窄的T形，因此可使得后续的连接部140较容易与连接部158a进行对准。连接部158a的形成方法例如是双金属镶嵌法，如介层窗先定义式双金属镶嵌法(via-first dual damascene method)、沟槽先定义式双金属镶嵌法(trench first dual damascene method)或自对准式双金属镶嵌法(self-aligned dualdamascene method)。此外，图4的电阻式随机存取存储器1a中的其他构件使用与图3的相同的符号并省略其说明。
[0077]综上所述，上述实施例的电阻式随机存取存储器10、10a的至少具有以下特点。由于在垂直相邻的存储单元160中的可变电阻结构152彼此隔离，垂直相邻的导线142通过内连线结构164进行连接，且导线156的上表面高于导线142的上表面，因此在电阻式随机存取存储器10、10a的制造过程中不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。
[0078]虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种电阻式随机存取存储器，包括: 基底; 介电层，设置于该基底上；以及 至少一存储单元串，包括: 多个存储单元，其中该些存储单元垂直相邻地设置于该介电层中，且各该存储单元包括: 第一导线； 第二导线，设置于该第一导线的一侧，且该第二导线的上表面高于该第一导线的上表面；以及 可变电阻结构，设置于该第一导线与该第二导线之间，其中 在垂直相邻的该些存储单元中的该些可变电阻结构彼此隔离；以及 至少一第一内连线结构，连接垂直相邻的该些第一导线。2.如权利要求1所述的电阻式随机存取存储器，其中该至少一内连线结构包括: 第一连接部，电连接于垂直相邻的两条第一导线中位于下方的一者；以及 第二连接部，电连接于该第一连接部以及垂直相邻的两条第一导线中位于上方的一者。3.如权利要求1所述的电阻式随机存取存储器，其中该第一连接部的形状包括矩形或T形。4.如权利要求1所述的电阻式随机存取存储器，其中各该第一导线与其下方的该第二连接部为一体成型或为各自独立的构件。5.如权利要求1所述的电阻式随机存取存储器，其中各该可变电阻结构延伸至各该第二导线与该介电层之间。6.如权利要求1所述的电阻式随机存取存储器，其中当该至少一存储单元串为多串时，位于水平相邻的两条第二导线之间的两个存储单元共用位于其间的该第一导线。7.如权利要求1所述的电阻式随机存取存储器，其中当该至少一存储单元串为多串时，位于水平相邻的两条第一导线之间的两个存储单元共用位于其间的该第二导线。8.如权利要求1所述的电阻式随机存取存储器，还包括至少一晶体管，设置于该基底上，且该至少一晶体管的一端子通过至少一第二内连线结构电连接于该些第一导线。9.如权利要求8所述的电阻式随机存取存储器，其中当该至少一晶体管为多个时，还包括至少一隔离结构，设置于该基底中，且该些晶体管通过该至少一隔离结构而彼此隔离。10.一种电阻式随机存取存储器的制造方法，包括: 在一基底上形成一介电层；以及 在该介电层中形成至少一存储单元串，该至少一存储单元串包括: 多个存储单元，其中该些存储单元垂直相邻地设置于该介电层中，且各该存储单元包括: 第一导线； 第二导线，设置于该第一导线的一侧，且该第二导线的上表面高于该第一导线的上表面；以及 可变电阻结构，设置于该第一导线与该第二导线之间，其中 在垂直相邻的该些存储单元中的该些可变电阻结构彼此隔离；以及 至少一内连线结构，连接垂直相邻的该些第一导线。11.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该介电层的形成方法包括化学气相沉积法。12.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该些第一导线的形成方法包括通过金属镶嵌法而形成或组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成。13.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该至少一内连线结构包括: 第一连接部，电连接于垂直相邻的两条第一导线中位于下方的一者；以及 第二连接部，电连接于该第一连接部以及垂直相邻的两条第一导线中位于上方的一者。14.如权利要求13所述的电阻式随机存取存储器的制造方法，其中各该可变电阻结构、各该第二导线与该第一连接部的形成方法包括: 在该介电层中形成一第一开口与一第二开口，其中该第一开口的一部分露出各该第一导线的侧壁，且该第二开口暴露出各该第一导线的一部分； 共形地于该第一开口中形成一可变电阻材料层； 对该可变电阻材料层进行一回蚀刻制作工艺； 形成填满该第一开口与该第二开口的一导线材料层；以及 移除该第一开口与该第二开口以外的该导线材料层。15.如权利要求13所述的电阻式随机存取存储器的制造方法，其中该第一连接部的形状包括一矩形或一 T形。16.如权利要求15所述的电阻式随机存取存储器的制造方法，其中当该第一连接部的形状为该矩形时，该第一连接部的形成方法包括单金属镶嵌法。17.如权利要求15所述的电阻式随机存取存储器的制造方法，其中当该第一连接部的形状为该T形时，该第一连接部的形成方法包括双金属镶嵌法。18.如权利要求13所述的电阻式随机存取存储器的制造方法，其中各该第一导线与其下方的该第二连接部是以一体成型的方式形成或是分别独立形成。19.如权利要求10所述的电阻式随机存取存储器的制造方法，还包括于形成该介电层之前，在该基底上形成至少一晶体管，且该至少一晶体管的一端子通过至少一第二内连线结构电连接于该些第一导线。20.如权利要求19所述的电阻式随机存取存储器的制造方法，其中当该至少一晶体管为多个时，还包括在该基底中形成至少一隔离结构，且该些晶体管通过该至少一隔离结构而彼此隔离。
【文档编号】H01L45/00GK105990392SQ201510067873
【公开日】2016年10月5日
【申请日】2015年2月9日
【发明人】徐懋腾, 黄丘宗
【申请人】力晶科技股份有限公司