纳米线场效应晶体管（fet）器件及其制造方法
【专利摘要】本申请涉及一种纳米线场效应晶体管(FET)器件及其制造方法。该纳米线FET器件包括第一源极/漏极区和第二源极/漏极区。第一源极/漏极区和第二源极/漏极区中的每一个均在块体半导体衬底的上表面上形成。栅极区被插入第一源极/漏极区和第二源极/漏极区之间，并且直接地位于块体半导体衬底的上表面上。仅仅在栅极区中形成多条纳米线。所述纳米线被悬置于半导体衬底上方并限定纳米线FET器件的栅极沟道。栅极结构包括在栅极区中形成的栅极电极，以使得所述栅极电极接触每条纳米线的整个表面。
【专利说明】
纳米线场效应晶体管(FET)器件及其制造方法
【背景技术】
[0001]本公开一般地涉及半导体器件，并且更特别地涉及纳米线场效应晶体管(FET)器件。
[0002]诸如像是鳍状FET器件(S卩FinFET)之类的非平面半导体器件的使用因此减小半导体器件的总尺寸的能力而是期望的。诸如导线最后全包围栅(wire-last gate-al 1-arouncOFinFET器件之类的非平面半导体器件的制造通常利用绝缘体上半导体(SOI)衬底来减小寄生器件电容。SOI衬底通常包括块体衬底、位于块体衬底顶上的掩埋绝缘体层以及位于掩埋绝缘体层顶上的绝缘体上半导体(SOI)层。然而，与SOI衬底和由于掩埋绝缘体层而引起的最小厚度要求相关联的成本激发了重新考虑在块体半导体衬底上面形成非平面半导体器件的努力。
【发明内容】
[0003]根据至少一个实施例，一种制造纳米线场效应晶体管(FET)器件的方法包括:在第一类型半导体材料的块体衬底上形成多个鳍部，并邻近于所述多个鳍部的底部形成第二半导体类型材料的外延半导体区。所述第二半导体类型材料不同于所述第一半导体类型材料。该方法还包括执行将所述第二类型半导体材料直接地冷凝在所述多个鳍部下面的退火过程。该方法还包括相对于所述第一类型半导体材料选择性地去除所述第二类型半导体材料，以从所述多个鳍部形成多条纳米线，使得所述纳米线被悬置于所述块体衬底上方。
[0004]根据另一实施例，一种纳米线场效应晶体管(FET)器件包括第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区和第二源极/漏极区中的每一个均在块体半导体衬底的上表面上。栅极区被插入第一源极/漏极区和第二源极/漏极区之间，并且直接地位于所述块体半导体衬底的上表面上。仅仅在栅极区中形成多条纳米线。纳米线被悬置于半导体衬底上方并限定所述纳米线FET器件的栅极沟道。所述栅极结构包括栅极区中的栅极电极，其中所述栅极电极接触每条纳米线的整个表面。
[0005]通过本发明的技术实现附加特征。在本文中详细地描述了其它实施例并应将其视为要求保护的发明的一部分。为了更好地用特征更好地理解本发明，将参考本描述和附图。
【附图说明】
[0006]在本说明书结束处的权利要求中特别地指出并明确地要求保护被视为本发明的主题。根据结合附图进行的以下详细描述，前述特征是显而易见的。
[0007]图1至18是图示出根据本讲授内容的示例性实施例的形成导线最后全包围栅纳米线FET的方法的一系列视图，在所述附图中:
[0008]图1是初始块体半导体衬底的横截面图；
[0009]图2图示出在用以在块体半导体衬底的相对边缘处形成绝缘体衬垫的前沟槽隔离(STI)技术氧化物填充过程之后的图1的块体半导体衬底；
[0010]图3图示出在块体半导体衬底的上表面上和浅绝缘体衬垫的上表面上沉积绝缘体层之后的图2的块体半导体衬底；
[0011]图4图示出在硬掩膜层的沉积和硬掩膜层的上表面上的多个抗蚀剂元件的图案化之后的图3的块体半导体衬底；
[0012]图5图示出将硬掩膜层图案化并去除抗蚀剂元件以使得在绝缘体层的上表面上形成多个硬掩膜元件之后的图4的块体半导体衬底；
[0013]图6图示出在块体半导体衬底的上表面上面形成假栅极堆以覆盖硬掩膜元件之后的图5的块体半导体衬底；
[0014]图7图示出在间隙填充过程之后的图6的块体半导体衬底，所述间隙填充过程在使假栅极的上表面暴露的刻蚀过程之后用绝缘体材料来填充邻近于假栅极堆的侧壁的区域；
[0015]图8图示出在假栅极上面停止的化学机械平坦化(CMP)过程之后图7的块体半导体衬底；
[0016]图9图示出在假栅极的去除之后的图8的块体半导体衬底，所述假栅极的去除用以形成使插在栅极结构的侧壁之间的所述多个硬掩膜元件暴露的栅极沟槽；
[0017]图10图示出在栅极堆的侧壁之间形成多个半导体鳍部的刻蚀过程之后的图9的块体半导体衬底；
[0018]图1lA图示出在半导体鳍部的侧壁上面形成间隔层之后和在使位于间隔层下面的半导体衬底的一部分凹陷之后的图10的块体半导体衬底；
[0019]图1lB图示出沿着线A-A’截取的图1lA的块体半导体衬底；
[0020]图12A图示出在半导体衬底的上表面上面和位于侧壁之间的硬掩膜元件下面的外延地生长硅锗层之后的图1IA和IIB的块体半导体衬底；
[0021]图12B是沿着线A-A’截取的图12A的横截面图；
[0022]图13图示出在经历退火过程以使硅锗冷凝的同时的图12A和12B的块体半导体衬底；
[0023]图14图示出在将硅锗冷凝到位于硬掩膜元件下面的鳍部的一部分中之后的图13的块体半导体衬底；
[0024]图15A图示出在去除间隔层的一部分并使栅极结构的侧壁之间的半导体鳍部的一部分暴露的刻蚀过程之后的图14的块体半导体衬底；
[0025]图15B图示出沿着线A-A’截取的图15A的块体半导体衬底；
[0026]图16A图示出在去除硅锗使得多条纳米线悬置于栅极结构的侧壁之间之后的图15A和15B的块体半导体衬底；
[0027]图16B图示出沿着线A-A’截取的图16A的块体半导体衬底；
[0028]图17A图示出用围绕每条纳米线的整个表面的栅极电极材料填充栅极沟槽之后的图16A-16B的块体半导体衬底；
[0029]图17B是沿着线A-A’截取的图17A中所示的纳米线FET的横截面图；以及
[0030]图18图示出去除填料层并显露源极/漏极区之后的在块体半导体衬底上面形成的成品纳米线FET。
【具体实施方式】
[0031]本发明的各种非限制性实施例提供在块体半导体衬底上面形成的纳米线FET。该纳米线通过栅极结构的侧壁被悬置于块体半导体衬底上方。在该结构中形成栅极电极，其与每条纳米线的整个表面接触。根据另一实施例，导线最后全包围栅制造过程形成在块体半导体衬底上面形成的纳米线FET。纳米线FET包括悬置于块体半导体衬底的一部分上方的多个半导体纳米线，并且栅极电极在栅极区中接触每条纳米线的整个表面(g卩，所有侧面)。因此，可在块体半导体器件上面制造全包围栅纳米线FET，同时缩减与常规衬底上硅FET器件相关联的厚度和成本。
[0032]现在参考图1，根据本发明的非限制性实施例图示出块体半导体衬底100。半导体衬底100沿着第一轴(例如，X轴)延伸而限定长度，沿着第二轴(例如，Y轴)延伸而限定宽度，并沿着第三轴(例如，Z轴)延伸而限定高度，即厚度。半导体衬底100包括各种材料，包括但不限于娃(Si)。半导体衬底100还可具有范围从约30纳米(nm)至约40nm的厚度。
[0033]参考图2，对半导体衬底100施加浅沟槽隔离(STI)过程。STI过程在半导体衬底100的第一边缘区处形成第一绝缘体衬垫102a并在半导体衬底100的相对边缘区处形成第二绝缘体衬垫102b ATI过程包括刻蚀半导体衬底100的第一和第二边缘区并且包括但不限于二氧化硅(Si 02)的绝缘体电介质材料来重填刻蚀部分，如本领域的技术人员可理解的。每个绝缘体衬垫102a—102b可具有范围从约1nm至约30nm的长度、范围从约15nm至约25nm的高度，并且可沿着半导体衬底100的全宽延伸。
[0034]参考图3，在半导体衬底100的上表面上且还可在每个绝缘体衬垫102a—102b的上表面上形成绝缘体层104。绝缘体层104可由各种电介质材料形成，包括但不限于Si02，并且可具有范围从约5nm至约I Onm的厚度。可使用各种沉积过程来沉积绝缘体层104，包括但不限于化学汽相沉积(CVD)。
[0035]转到图4，在绝缘体层104的上表面上形成掩蔽层106。掩蔽层106包括在其上表面上形成的多个鳍部图案化元件108。所述多个鳍部图案化元件108最终定义在下面更详细地描述的鳍部硬掩膜的图案。将认识到的是可以以本领域中已知的任何适当方式形成鳍部图案化元件108，诸如通过光致抗蚀剂材料的平版印刷图案化。替换地，可通过侧壁图像转印(SIT)过程来形成鳍部图案化元件108。掩蔽层106可包括氮化物材料，诸如氮化硅(SiN)。鳍部图案化元件108在SIT的情况下可包括高介电常数(S卩，高k电介质)材料，诸如硅酸铪(HfSi04)、二氧化铪(Hf02)以及二氧化锆(Zr02)。每个鳍部图案化元件108可具有在绝缘体衬垫102a—102b之间延伸的长度。然而，根据另一实施例，鳍部图案化元件108可具有延伸超过绝缘体衬垫102a—102b的末端。
[0036I转到图5，图示出通过绝缘图层104转印鳍部图案化元件108的图案的图案化过程之后的半导体衬底100。因此，在绝缘体层104的其余部分上面形成多个鳍部硬掩膜110。可使用各种刻蚀过程来转印抗蚀剂元件108，包括但不限于反应式离子刻蚀(RIE)过程。图案化过程还使位于每个鳍部硬掩膜110的相邻侧面上的半导体衬底100的各部分暴露，如图5中进一步所示。
[0037]转到图6，在半导体衬底100的上表面上形成栅极结构112。特别地，在半导体衬底100的中央部分上形成栅极结构112以覆盖鳍部硬掩膜110。可使用各种众所周知的过程来形成栅极结构112，如本领域的技术人员所理解的。栅极结构112包括假栅极114、栅极帽116以及相对侧壁118a、118b。栅极帽116在假栅极114的上表面上形成。侧壁118a—118b在假栅极114的外壁和栅极帽116的外壁上形成。假栅极114可包括一个或多个牺牲材料，包括但不限于多晶硅、非晶硅或微晶硅。栅极帽116和侧壁118a—118b可由各种掩蔽材料形成，包括但不限于SiN。
[0038]仍参考图6，邻近于栅极结构112的每个侧面形成源极/漏极区120a—120b。根据非限制性实施例，鳍部硬掩膜110和底层绝缘体层104的边缘部分被刻蚀掉以使底层半导体衬底100暴露。可例如通过用N型离子或P型离子掺杂半导体衬底100的可用暴露区而形成源极/漏极区120a—120b，如本领域技术人员可以理解的。在半导体衬底100的暴露区中以约O度与约20度之间的倾角施加离子。
[0039]现在参考图7，在半导体衬底100的暴露部分上面沉积填料层122并密封栅极结构112。填料层122可以包括任何适当的填料材料，包括电介质，诸如Si02。根据示例性实施例，使用高密度等离子体(HDP)过程围绕着栅极结构112沉积填料层122。
[0040]现在参考图8，对半导体衬底100施加化学机械平坦化(CMP)过程。更具体地，CMP过程可对假栅极114的牺牲材料具有选择性。以这种方式，可使用假栅极114作为刻蚀停止层。因此，CMP过程使填料层122、栅极帽116以及侧壁118a—118b凹陷，同时在假栅极114的上表面上面停止。因此，填料层122具有与假栅极114的高度和侧壁118a—118b的其余部分等价的厚度，即高度。
[0041]转到图9，去除假栅极114，在侧壁118a—118b之间形成栅极沟槽124，并使其之间的鳍部硬掩膜110的各部分暴露。由于栅极沟槽124限定假栅极114的负图案，所以栅极沟槽124也在鳍部硬掩膜110上方位于中心处，并限定被插入半导体衬底100的相对源极/漏极区(在图9中被填料层122覆盖)之间的栅极区126。栅极区126可以具有范围从例如约30nm至约50nm的长度。
[0042]可以使用诸如湿法化学刻蚀或干法化学刻蚀之类的各种技术来去除假栅极114。根据非限制性实施例，使用湿法化学刻蚀来去除假栅极结构112。刻蚀也可对填料层122有影响，将其一部分去除。例如，在完成刻蚀过程以去除假栅极114之后，可以将填料层122减小至约115纳米至约125纳米的厚度。应认识到的是，本发明的至少一个实施例允许在形成填料层122之前放置鳍部硬掩膜110。以这种方式，鳍部硬掩膜110在假栅极114被去除时显露，即已在栅极沟槽124和栅极区126中形成，从而允许在栅极区126中形成更精确且均匀的鳍部。
[0043]参考图10，根据由鳍部硬掩膜110限定的图案在栅极区126中形成一个或多个半导体鳍部128。半导体鳍部128具有范围从约1nm至约40nm的宽度以及范围从约20nm至约25nm的高度。根据非限制性实施例，使用对半导体材料(诸如硅(Si))具有选择性的定时反应式离子刻蚀(RIE)来去除被栅极沟槽124暴露、即未被鳍部硬掩膜110覆盖的半导体衬底100的各部分。应认识到的是本发明的至少一个非限制性实施例仅刻蚀位于栅极沟槽124中的半导体材料(例如，Si)。因此，半导体衬底100的源极/漏极区(被填料层122覆盖)在填料层122下面保持完好。此外，源极/漏极区与栅极沟槽124自对准，进而可以与在栅极沟槽124中形成的栅极电极(在图10中未示出)自对准，如下面更详细地描述的。
[0044]现在参考图11一 17，使用半导体鳍部128来形成悬置于栅极沟槽124(即，栅极区126)中和栅极结构112的侧壁118a — 118b之间的纳米线。相对于图1lA — 11B，在栅极沟槽124中沉积包括例如SiN的共形内间隔层130，并且其覆盖侧壁118a—118b的内部。内间隔层130在减小栅极区126的宽度的同时增加侧壁118a—118b的厚度。在沉积内间隔层130之后，使位于鳍部硬掩膜110下面的半导体衬底100的一部分凹陷。因此，在每个鳍部硬掩膜110下面形成腔体132且其使每个半导体鳍部128的一部分暴露，如在图1lB中进一步图示的。
[0045]转到图12A — 12B，形成从暴露的半导体衬底100生长外延基部层134的外延过程，该暴露的半导体衬底100是被栅极沟槽124暴露的。外延材料包括例如硅锗(SiGe)，其可以使用本领域技术人员所理解的各种外延过程来形成。由于外延材料仅在半导体衬底100上面生长，所以外延基部层134从被栅极沟槽124暴露的半导体衬底100的底面生长，并覆盖经由鳍部硬掩膜110下面的腔体132暴露的半导体鳍部128的侧面，如图12B中所示。
[0046]参考图13，示出了经历退火过程的半导体衬底100。退火过程向半导体衬底100并特别地向栅极区126施加热(流动箭头所示)。热具有范围从约700摄氏度(°C)至约1100°C的温度。在其中环境是非氧化性的情况下，在退火过程期间施加的热将外延基部层134以热方式混合到位于鳍部硬掩膜110下面的半导体鳍部128的基部部分中，如图14中进一步所示。在其中环境是氧化性的情况下，在退火过程期间施加的热将外延基部层134冷凝到半导体鳍部128的基部部分的暴露表面上。
[0047]现在转到图15A—15B，使用例如对诸如硅(Si)和硅锗(SiGe)的半导体材料具有选择性的各向异性刻蚀过程对内间隔层130进行过刻蚀。以这种方式，去除鳍部硬掩膜110，从而使底层半导体鳍部128和外延基部层134暴露。侧壁118a—118b和内间隔层130的其余部分也在填充层122下面凹陷，并将支撑栅极电极(在图15A — 15B中未示出)，如下面更详细地讨论的。
[0048]现在参考图16A— 16B，执行选择性地去除外延基部层134的底切过程。可以使用每个对半导体衬底100(例如，Si)具有选择性的各向异性刻蚀和各向同性刻蚀的组合来去除SiGe，同时保持半导体衬底100和半导体鳍部128。可应用各种化学刻蚀过程，包括例如约500摄氏度至约800摄氏度下的HCI化学汽相刻蚀或基于氢氧化铵(NH40H)的化学刻蚀。以这种方式，在先前形成的半导体鳍部下面形成隧道136。隧道具有范围例如从约20nm至约1nm的高度，并且沿着半导体衬底100的宽度延伸。隧道136本质上限定多个半导体纳米线138，其位于栅极区126中并具有被栅极结构112的各侧壁锚定的相对末端。因此，纳米线138的整个表面(即所有侧面)在栅极沟槽124中被暴露，如图16B中进一步所示。纳米线130具有范围例如从约1nm至约15nm的高度和范围例如从约1nm至约40nm的宽度。此外，纳米线138在形成最终栅极电极之前已在栅极沟槽126中形成，并具有范围例如从约40nm至约10nm的节距。以这种方式，本发明的至少一个实施例允许有导线最后全包围栅制造过程。导线最后全包围栅过程包括在形成源极/漏极区120a—120b和栅极区126之后形成纳米线138。
[0049 ]参考图17A— 17B，在栅极沟槽124中沉积栅极电极材料140。栅极电极材料140由包括但不限于金属和多晶硅的各种导电材料形成。由于隧道136在纳米线138下面形成，所以栅极电极材料140接触每条纳米线138的整个表面，即所有侧面，如图17B中进一步所示。虽然未示出，但应认识到的是可执行CMP过程，使得栅极结构112、填料层122以及栅极电极材料140相互齐平。例如，可使用栅极电极材料140作为刻蚀停止层向填料层122施加CMP过程。以这种方式，可以使填料层122凹陷，使得栅极电极材料140(即，栅极电极)、栅极结构112以及填料层122相互齐平，即具有近似相同的厚度。
[0050]现在转到图18，图示出在去除填料层(在图17A中示为122)并使与栅极结构112自对准的底层源极/漏极区120a — 120b去除之后在块体半导体衬底100上面形成的成品纳米线FET。虽然未示出，但可在栅极电极140的上表面和源极/漏极区120a—120b上面形成附加接触结构，如本领域的技术人员所理解的。
[0051]如上所述，本发明的各种非限制性实施例提供包括在块体半导体衬底上面形成的多条纳米线的纳米线FET。纳米线被悬置于栅极堆的侧壁之间，并且在每条纳米线的整个表面上、即在所有侧面上形成栅极电极。根据另一实施例，导线最后全包围栅制造过程形成纳米线FET，其包括在块体半导体衬底上形成的多个半导体纳米线。栅极电极接触栅极区中的每条纳米线的整个表面(即，所有侧面)。因此，可在缩减与常规衬底上硅纳米线FET相关联的厚度和成本的同时制造全包围栅FET。
[0052]如本文所使用的术语模块指代的硬件模块，其包括专用集成电路(ASIC)、电子电路、处理器(共享、专用或群组)和执行一个或多个软件或固件程序的存储器、组合逻辑电路和/或提供所述功能的其它适当部件。
[0053]已出于举例说明的目的提出了本发明的各种实施例的描述，但其并不意图是穷举的或局限于公开的实施例。在不脱离所述实施例的范围和精神的情况下，许多修改和改变对于本领域的技术人员而言将是显而易见的。本文所使用的术语选择为最好地解释实施例的原理、相比于在市场中使用的技术而言的实际应用或技术改进，或使得本领域的技术人员能够理解本文公开的实施例。
[0054]在本文中使用的术语仅仅是出于描述特定实施例的目的且并不意图限制本发明。如本文所使用的单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文另外清楚地指明。将进一步理解的是术语“包括”和/或“包含”当在本说明书中使用时指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。
[0055]下面权利要求中的所有手段或步骤加功能元件的相应结构、材料、动作以及等价物意图包括用于与具体地要求保护的其它要求保护元素相组合地执行功能的任何结构、材料或动作。本发明的描述是出于举例说明和描述的目的而提出的，但并不意图是穷尽的或局限于采取公开形式的本发明。在不脱离本发明的范围和精神的情况下，许多修改和改变对于本领域的技术人员而言将是显而易见的。选择并描述本实施例是为了最好地解释本发明教导的原理和实际应用，并使得本领域的技术人员能够针对具有适合于所设想的特定用途的各种修改的各种实施例理解本发明。
[0056]本文所述的流程图仅仅是一个示例。在不脱离本发明精神的情况下可存在对此图或本文所述操作的许多改变。例如，可按照不同的顺序执行操作，或者可添加、删除或修改操作。所有这些变化被视为要求保护的发明的一部分。
[0057]虽然已描述了各种实施例，但将理解的是本领域的技术人员现在和将来都可进行落在随后的权利要求范围内的各种修改。应将这些权利要求理解成包括针对首先描述的发明的适当保护。
【主权项】
1.一种制造纳米线场效应晶体管(FET)器件的方法，所述方法包括: 在第一类型半导体材料的块体衬底上面形成多个鳍部； 邻近所述多个鳍部的底部部分，形成第二半导体类型材料的外延半导体区，所述第二半导体类型材料不同于所述第一半导体类型材料； 执行退火从而将所述第二类型半导体材料直接地冷凝在所述多个鳍部下面；以及 相对于所述第一类型半导体材料选择性地去除所述第二类型半导体材料，以从所述多个鳍部形成多条纳米线，所述多条纳米线被悬置于所述块体衬底上方。2.根据权利要求1所述的方法，还包括在形成所述多条纳米线之前形成所述纳米线FET器件的栅极结构和源极/漏极区。3.根据权利要求2所述的方法，还包括: 在所述半导体衬底的上表面上形成栅极结构，所述栅极结构包括覆盖在所述鳍部的硬掩膜的中心部分上的假栅极； 去除所述假栅极以显露所述栅极结构中的栅极沟槽，所述栅极沟槽限定所述纳米线FET器件的栅极区；以及 用导电栅极材料填充所述栅极沟槽，以形成接触每条纳米线的整个表面的栅极电极。4.根据权利要求3所述的方法，其中刻蚀所述半导体鳍部还包括在所述半导体鳍部下面刻蚀隧道，以形成所述纳米线。5.根据权利要求4所述的方法，其中刻蚀所述半导体鳍部还包括在所述半导体鳍部下面刻蚀外延基部层，以形成所述隧道。6.根据权利要求5所述的方法，其中刻蚀所述半导体鳍部还包括: 在刻蚀所述隧道之前，在所述沟槽中沉积内间隔层，所述内间隔层与所述鳍部的硬掩膜的外表面相符； 刻蚀所述半导体衬底中位于所述鳍部的硬掩膜的基部处的部分，以使所述半导体鳍部的基部部分暴露；以及 在所述鳍部的硬掩膜与所述半导体衬底之间形成所述外延基部层。7.根据权利要求6所述的方法，还包括对所述外延基部层进行退火，以使得所述外延基部层冷凝到所述半导体鳍部的基部部分中。8.根据权利要求7所述的方法，其中在所述半导体鳍部下面刻蚀隧道还包括相对于所述半导体衬底的半导体材料和所述半导体鳍部，选择性地刻蚀所述外延基部层的外延材料。9.根据权利要求8所述的方法，其中形成所述外延基部层包括在刻蚀的所述半导体衬底和所述半导体鳍部的基部部分上面外延地生长硅锗(SiGe)。10.根据权利要求9所述的方法，还包括在将所述多个鳍部的硬掩膜图案化之前，在所述半导体衬底的第一边缘区处形成第一绝缘体衬垫，并在所述半导体器件中与所述第一边缘区相对的第二边缘区处形成第二绝缘体线。11.根据权利要求10所述的方法，还包括在所述第一绝缘体衬垫与所述栅极结构之间形成第一源极/漏极区，并且在所述第二绝缘体衬垫与所述栅极结构之间形成第二源极/漏极区。12.根据权利要求11所述的方法，其中所述第一源极/漏极区和所述第二源极/漏极区与所述栅极结构自对准。13.根据权利要求12所述的方法，其中所述块体半导体衬底包括硅(Si)。14.根据权利要求13所述的方法，其中所述栅极材料包括选自包括金属和多晶硅的群组的导电材料。15.根据权利要求14所述的方法，其中所述内间隔层包括氮化硅(SiN)。16.—种纳米线场效应晶体管(FET)器件，包括: 第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区和第二源极/漏极区其中的每个均位于块体半导体衬底的上表面上； 栅极区，所述栅极区被插入所述第一源极/漏极区和第所述二源极/漏极区之间，并且直接地位于所述块体半导体衬底的上表面上面； 仅在所述栅极区中的多条纳米线，所述纳米线被悬置于所述半导体衬底上方并限定所述纳米线FET器件的栅极沟道；以及 栅极结构，所述栅极结构包括在栅极区中的栅极电极，所述栅极电极接触每条纳米线的整个表面。17.根据权利要求16所述的纳米线FET器件，还包括在所述半导体衬底的第一边缘区处的第一绝缘体衬垫和在所述半导体衬底的第二边缘区处的第二绝缘体衬垫。18.根据权利要求17所述的纳米线FET器件，其中所述第一源极/漏极区在所述第一绝缘体衬垫与所述栅极结构之间，并且所述第二源极/漏极区在所述第二绝缘体衬垫与所述栅极结构之间。19.根据权利要求18所述的纳米线FET器件，其中所述第一源极/漏极区和所述第二源极/漏极区与所述栅极结构自对准。20.根据权利要求19所述的纳米线FET器件，其中所述块体半导体衬底和所述纳米线包括娃(Si)。
【文档编号】H01L21/335GK105990415SQ201610151526
【公开日】2016年10月5日
【申请日】2016年3月16日
【发明人】张慎明, M·A·圭罗恩, I·劳尔, J·W·斯莱特
【申请人】国际商业机器公司