半导体器件结构及其制作方法
【专利摘要】本申请提供了一种半导体器件结构及其制作方法。该半导体器件结构包括：衬底，包括第一区域和第二区域，且第二区域中设置有沟槽；第一栅结构，设置于沟槽中；第二栅结构，设置于第一栅结构的表面上；第三栅结构，设置于第一区域的表面上。由于上述第二栅结构和第三栅结构位于同一平面或位于接近的平面上，使得制作第二栅结构和第三栅结构的工艺过程能够同时完成，从而减少了制作第二栅极和第三栅极所需的光刻及刻蚀工艺步骤，进而简化了制作半导体器件结构时的工艺步骤，并降低了制作半导体器件结构时的工艺难度。
【专利说明】
半导体器件结构及其制作方法
技术领域
[0001]本申请涉及半导体集成电路的技术领域，具体而言，涉及一种半导体器件结构及其制作方法。
【背景技术】
[0002]现有技术中，常见的半导体器件结构通常包括位于衬底表面上的依次层叠设置的第一栅极和第二栅极，以及位于衬底表面上且靠近于第一栅极的第三栅极，其中第一栅极通过极间氧化层与第二栅极隔离。例如，浮栅型非易失性存储器件包括依次层叠设置于衬底表面上的浮栅、极间氧化层和控制栅，位于衬底表面上且靠近浮栅的选择栅，以及位于浮栅两侧的衬底中以及选择栅两侧的衬底中的源极和漏极。浮栅场型非易失性存储器件的工作原理为:在漏极和选择栅上施加编程电压并且使源极接地时，浮栅上形成电子，该电子在无电源供应的情况下仍可以保存；在源极上施加编程电压并使选择栅接地且使漏极开路时，浮栅上形成的电子穿过势皇到达源极，直到浮栅上的电子全部消失为止。
[0003]图1示出了现有的半导体器件结构的剖面结构示意图，形成该半导体器件结构的工艺步骤包括:首先依次在衬底1(V上形成第一栅氧层210'和第一栅极220'，且第一栅氧层210'和第一栅极220'构成第一栅结构20';然后依次在第一栅极结构20'上形成极间氧化层310'和第二栅极320'，以及依次在衬底10'上形成第二栅氧层410'和第三栅极420'，其中，极间氧化层310'和第二栅极320'构成第二栅结构30'，第二栅氧层410r和第三栅极42(V构成第三栅结构4(V ;之后依次形成位于衬底1(V中的LDD区5(V和源漏区80'，以及在第一栅结构20'和第二栅结构30'的侧壁上形成第一侧壁层60'，并在第三栅结构40'的侧壁上形成第二侧壁层70'。
[0004]形成上述半导体器件结构的过程中，由于第二栅极和第三栅极位于不同的平面上(即第二栅极和第三栅极之间形成台阶结构)，因此制作第二栅结构和第三栅结构的工艺过程不能够在同一平面上同时完成，需要通过多次光刻及刻蚀工艺才能形成第二栅极和第三栅极，而且光刻和刻蚀的工艺过程较难控制，从而使得制作半导体器件结构时的工艺步骤较复杂，并使得制作半导体器件结构时的工艺难度较大。针对上述问题，目前还没有有效的解决方法。
【发明内容】
[0005]本申请旨在提供一种半导体器件结构及其制作方法，以简化制作半导体器件结构时的工艺步骤，并降低制作半导体器件结构时的工艺难度。
[0006]为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件结构，该半导体器件结构包括:衬底，包括第一区域和第二区域，并且第二区域设置有沟槽；第一栅结构，设置于沟槽中；第二栅结构，设置于第一栅结构的表面上；第三栅结构，设置于第一区域的表面上。
[0007]进一步地，第一栅结构包括设置于沟槽的内壁上的第一栅氧层，以及设置于第一栅氧层上且填充于沟槽中的第一栅极，且第一栅极的上表面与衬底的上表面齐平。
[0008]进一步地，第二栅结构包括依次设置于第一栅结构的表面上的极间氧化层和第二栅极，以及设置于第二栅极和极间氧化层的侧壁上的第一侧壁层。
[0009]进一步地，第三栅结构包括依次设置于第一区域的表面上的第二栅氧层和第三栅极，以及设置于第三栅极和第二栅氧层的侧壁上的第二侧壁层。
[0010]进一步地，极间氧化层为ONO层或者二氧化硅层。
[0011]进一步地，半导体器件结构还包括分别设置于第二栅结构两侧的衬底中以及设置于第三栅结构两侧的衬底中的源漏区。
[0012]进一步地，半导体器件结构还包括设置于第二栅结构两侧的衬底中和第三栅结构两侧的衬底中的LDD区。
[0013]进一步地，第一栅结构的上表面与衬底的上表面齐平。
[0014]进一步地，半导体器件结构为闪存结构、EPROM结构或者EEPROM结构；第一栅结构为浮栅结构，第二栅结构为控制栅结构，第三栅结构为选择栅结构。
[0015]为了实现上述目的，根据本申请的另一个方面，提供了一种半导体器件结构的制作方法，该制作方法包括以下步骤:提供包括第一区域和第二区域的衬底，并且在第二区域中形成沟槽；在沟槽中形成第一栅结构；以及在第一栅结构的表面上形成第二栅结构，并在第一区域的表面上形成第三栅结构。
[0016]进一步地，形成第一栅结构的步骤包括:形成覆盖于衬底的表面和沟槽的内壁上的第一栅氧预备层；在第一栅氧预备层的表面上形成第一栅极预备层；以及去除位于衬底的表面上的第一栅极预备层和第一栅氧预备层，并将剩余的第一栅极预备层作为第一栅极，将剩余的第一栅氧预备层作为第一栅氧层，第一栅极和第一栅氧层组成第一栅结构，且第一栅结构的上表面与衬底的上表面齐平。
[0017]进一步地，形成第二栅结构和第三栅结构的步骤包括:在第二区域和第一栅结构的表面上形成极间氧化预备层，并在第一区域的表面上形成第二栅氧预备层；在第二栅氧预备层和极间氧化预备层的表面上沉积多晶硅层；刻蚀多晶硅层、第二栅氧预备层和极间氧化预备层至露出衬底的表面，并将第二区域中剩余的多晶硅层作为第二栅极，将第一区域中剩余的多晶硅层作为第三栅极，以及将剩余的极间氧化预备层作为极间氧化层，剩余的第二栅氧预备层作为第二栅氧层；以及在第二栅极和极间氧化层的侧壁上形成第一侧壁层，并在第三栅极和第二栅氧层的侧壁上形成第二侧壁层，且第二栅极、极间氧化层和第一侧壁层组成第二栅结构，第三栅极、第二栅氧层和第二侧壁层组成第三栅结构。
[0018]进一步地，形成极间氧化预备层和第二栅氧预备层的步骤包括:形成覆盖于第二区域和第一区域的表面上的极间氧化材料层；去除位于第一区域中的极间氧化材料层，并将剩余的极间氧化材料层作为极间氧化预备层；以及形成覆盖第一区域的表面上的第二栅氧预备层。
[0019]进一步地，在形成第一侧壁层和第二侧壁层的步骤之前，制作方法还包括:在第二栅结构两侧的衬底中以及第三栅结构两侧的衬底中形成LDD区；在形成第一侧壁层和第二侧壁层的步骤之后，制作方法还包括:在第二栅结构两侧的衬底中以及第三栅结构两侧的衬底中形成源漏区。
[0020]应用本申请的技术方案，本申请提供的半导体器件结构通过在衬底的第二区域中设置沟槽并在沟槽中设置上表面与衬底的上表面齐平的第一栅结构，并在第一栅结构的表面上设置第二栅结构，以及在衬底的第一区域的表面上设置第三栅结构，使得第二栅结构和第三栅结构位于同一平面或位于接近的平面上，并使得制作第二栅结构和第三栅结构的工艺过程能够同时完成，从而减少了制作第二栅极和第三栅极所需的光刻及刻蚀工艺步骤，进而简化了制作半导体器件结构时的工艺步骤，并降低了制作半导体器件结构时的工艺难度。
【附图说明】
[0021]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0022]图1示出了现有半导体器件结构的剖面结构示意图；
[0023]图2示出了本申请实施方式所提供的半导体器件结构的剖面结构示意图；
[0024]图3示出了本申请实施方式所提供的半导体器件结构的制作方法的流程示意图；
[0025]图4示出了在本申请实施方式所提供的半导体器件结构的制作方法中，提供包括第一区域和第二区域的衬底，并且在第二区域中形成沟槽后的基体剖面结构示意图；
[0026]图5示出了在图4所示的沟槽中形成上表面与衬底的上表面齐平的第一栅结构后的基体剖面结构示意图；
[0027]图6示出了在图5所示的第二区域和第一栅结构的表面上形成极间氧化预备层，并在第一区域的表面上形成第二栅氧预备层后的基体剖面结构示意图；
[0028]图7示出了在图6所示的第二栅氧预备层和极间氧化预备层的表面上沉积多晶硅层后的基体剖面结构示意图；
[0029]图8示出了刻蚀图7所示的多晶硅层、第二栅氧预备层和极间氧化预备层以形成第二栅极、第三栅极、极间氧化层和第二栅氧层后的基体剖面结构示意图；
[0030]图9示出了在图8所示的第二栅极和极间氧化层的侧壁上形成第一侧壁层，并在第三栅极和第二栅氧层的侧壁上形成第二侧壁层后的基体剖面结构示意图；
[0031]图9-1示出了在图8所示的第二栅结构两侧的衬底中以及第三栅结构两侧的衬底中形成LDD区后的基体剖面结构示意图；
[0032]图10示出了在图9所示的第二栅结构两侧的衬底中以及第三栅结构两侧的衬底中形成源漏区后的基体剖面结构示意图。
【具体实施方式】
[0033]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0034]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0035]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述做出相应解释。
[0036]正如【背景技术】中所介绍的，现有半导体器件结构的第二栅极和第三栅极位于不同的平面上(即第二栅极和第三栅极之间形成台阶结构)，因此需要通过多次光刻及刻蚀工艺才能形成第二栅极和第三栅极，而且光刻和刻蚀的工艺过程较难控制，从而使得制作半导体器件结构时的工艺步骤较复杂，并使得制作半导体器件结构时的工艺难度较大。本申请的发明人针对上述问题进行研究，提出了一种半导体器件结构。如图2所示，该半导体器件结构包括:衬底10，包括第一区域11和第二区域12，并且第二区域12设置有沟槽20 ;第一栅结构30，设置于沟槽20中；第二栅结构40，设置于第一栅结构30的表面上；第三栅结构50，设置于第一区域11的表面上。
[0037]上述半导体器件结构通过在衬底10的第二区域12中设置沟槽20并在沟槽20中设置第一栅结构30，并在第一栅结构30的表面上设置第二栅结构40，以及在衬底10的第一区域11的表面上设置第三栅结构50，使得第二栅结构40和第三栅结构50位于同一平面或位于接近的平面上，并使得制作该第二栅结构40和第三栅结构50的工艺过程能够同时完成，从而减少了制作第二栅极40和第三栅极50所需的光刻及刻蚀工艺步骤，进而简化了制作半导体器件结构时的工艺步骤，并降低了制作半导体器件结构时的工艺难度。
[0038]在上述半导体器件结构中，第一栅结构30可以包括设置于沟槽20的内壁上的第一栅氧层310，以及设置于第一栅氧层310上且填充于沟槽20中的第一栅极320。由于第一栅极320位于沟槽20中，使得第二栅结构40和第三栅结构50能够位于同一平面或位于接近的平面上。优选地，第一栅结构30的上表面可以与衬底10的上表面齐平。此时第二栅结构40和第三栅结构50能够位于同一平面，并使得制作该第二栅结构40和第三栅结构50的工艺过程能够同时完成，从而减少了制作第二栅极40和第三栅极50所需的光刻及刻蚀工艺步骤。
[0039]上述第一栅氧层310和第一栅极320可以采用本领域常见的材料。优选地，第一栅极320为多晶硅层，第一栅氧层310为氧化物层。更优选地，第一栅氧层310可以为S12层。当然，第一栅氧层310和第一栅极320的材料并不仅限于上述优选实施例。
[0040]同时，第二栅结构40可以包括依次设置于第一栅结构30的表面上的极间氧化层410和第二栅极420，以及设置于第二栅极420和极间氧化层410的侧壁上的第一侧壁层430。上述极间氧化层410可以根据现有技术进行设定，优选地，极间氧化层410为ONO层或者二氧化硅层，其中ONO层由Si02、SiN和S1Jl叠组成。更优选地，极间氧化层410为ONO层。极间氧化层410由于设置于第一栅结构30和第二栅极420之间，从而使第一栅结构30和第二栅极420隔离。上述第二栅极420可以与第一栅极320的材料相同，优选地，第一栅极320为多晶硅层。
[0041]同样地，第三栅结构50可以包括依次设置于第一区域11的表面上的第二栅氧层510和第三栅极520，以及设置于第三栅极520和第二栅氧层510的侧壁上的第二侧壁层530。上述第二栅氧层510和第三栅极520可以采用本领域常见的材料，进一步地，上述第二栅氧层510可以与第一栅氧层310的材料相同。优选地，第二栅氧层510为氧化物层。更优选地，第二栅氧层510可以为S1jl。上述第三栅极520可以与第一栅极320或第一栅极320的材料相同，优选地，第三栅极520为多晶硅层。
[0042]上述半导体器件结构还包括分别设置于第二栅结构40两侧的衬底10中以及设置于第三栅结构50两侧的衬底10中的源漏区90。上述源漏区90中的注入离子可以为P型离子或N型离子。优选地，上述半导体器件结构还包括设置于第二栅结构40两侧的衬底10中和第三栅结构50两侧的衬底10中的LDD区60。上述LDD区60与源漏区90中注入离子的掺杂类型相同，与衬底10中注入离子的掺杂类型相反。并且LDD区60中注入离子的掺杂类型可以根据实际需求设定，优选地，LDD区60可以为N型轻掺杂区，同时源漏区90为N型重掺杂区，衬底10为P型硅。当然，LDD区60的掺杂类型并不仅限于上述优选实施方式。例如，LDD区60还可以为P型轻掺杂区，同时源漏区90为P型重掺杂区，衬底10为N型硅。
[0043]上述半导体器件结构只是半导体器件中的结构单元，因此该半导体器件结构可应用于不同的半导体器件中。具体地，半导体器件结构可以应用于闪存结构、EPROM结构或者EEPROM结构。此时，第一栅结构30为浮栅结构，第二栅结构40为控制栅结构，第三栅结构50为选择栅结构。此时，由于浮栅结构设置于衬底10的沟槽20中，且浮栅结构的上表面与衬底10的上表面齐平，使设置于浮栅结构表面上的控制栅结构和设置于第一区域11表面上的选择栅结构位于同一平面上，并使得制作该控制栅结构和选择栅结构的工艺过程能够在同一平面上同时完成，从而简化了制备闪存、EPROM或者EEPROM时的工艺步骤，并降低了制备工艺的复杂度。
[0044]同时，本申请还提供了一种上述半导体器件结构的制作方法。如图3所示，该制作方法包括:提供包括第一区域和第二区域的衬底，并且在第二区域中形成沟槽；在沟槽中形成第一栅结构；以及在第一栅结构的表面上形成第二栅结构，并在第一区域的表面上形成第三栅结构。
[0045]上述制作方法中，由于在衬底的沟槽中形成有第一栅结构，因此在后续工艺中能够同时形成位于第一栅结构表面上的第二栅结构和位于第一区域表面上的第三栅结构，并且形成的第二栅结构和第三栅结构位于同一平面或位于接近的平面上，从而减少了制备半导体器件结构的工艺步骤，进而降低了制备工艺的复杂度。
[0046]下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0047]图4至图10示出了本申请提供的半导体器件结构的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图4至图10，进一步说明本申请所提供的半导体器件结构的制作方法。
[0048]首先，提供包括第一区域11和第二区域12的衬底10，并且在第二区域12中形成沟槽20，其结构如图4所示。形成该沟槽20的方法有很多种，优选地，在衬底10上形成沟槽20的步骤包括:形成依次覆盖于衬底10表面上的沟槽掩蔽层和图形化光刻胶，沿图形化光刻胶刻蚀沟槽掩蔽层和衬底10形成沟槽20。光刻的工艺条件可以根据实际工艺需求进行设定，在此不再赘述。由于衬底10表面形成有沟槽20，使后续工艺中形成的第一栅极320结构表面能够接近于衬底10或与衬底10表面齐平。
[0049]完成提供包括第一区域11和第二区域12的衬底10，并且在第二区域12中形成沟槽20的步骤之后，在沟槽20中形成第一栅结构30，进而形成如图5所示的基体结构。形成第一栅结构30的步骤可以包括:形成覆盖于衬底10的表面和沟槽20的内壁上的第一栅氧预备层；在第一栅氧预备层的表面上形成第一栅极预备层；以及去除位于衬底10的表面上的第一栅极预备层和第一栅氧预备层，并将剩余的第一栅极预备层作为第一栅极320，将剩余的第一栅氧预备层作为第一栅氧层310，第一栅极320和第一栅氧层310组成第一栅结构30，且第一栅结构30的上表面与衬底10的上表面齐平，进而形成如图5所示的基体结构。由于上述第一栅结构30形成于衬底10的沟槽20中，从而第一栅结构30表面能够与衬底10表面齐平。
[0050]完成在沟槽20中形成上表面与衬底10的上表面齐平的第一栅结构30的步骤之后，在第一栅结构30的表面上形成第二栅结构40，并在第一区域11的表面上形成第三栅结构50。由于第一栅结构30表面和第一区域11表面位于同一平面，因此可以通过较少的工艺步骤(包括光刻及刻蚀等)，使第二栅结构40和第三栅结构50分别形成于第一栅结构30的表面上和第一区域11的表面上，从而降低了制备工艺的复杂度。
[0051]形成该第二栅结构40和第三栅结构50的方法有很多种，在一种优选的实施方式中，形成第二栅结构40和第三栅结构50的步骤包括:在第二区域12和第一栅结构30的表面上形成极间氧化预备层411，并在第一区域11的表面上形成第二栅氧预备层511，进而形成如图6所示的基体结构；在第二栅氧预备层511和极间氧化预备层411的表面上沉积多晶硅层，进而形成如图7所示的基体结构；刻蚀多晶硅层、第二栅氧预备层511和极间氧化预备层411至露出衬底10的表面，并将第二区域12中剩余的多晶硅层作为第二栅极420，将第一区域11中剩余的多晶硅层作为第三栅极520，以及将剩余的极间氧化预备层411作为极间氧化层410，剩余的第二栅氧预备层511作为第二栅氧层510，进而形成如图8所示的基体结构；以及在第二栅极420和极间氧化层410的侧壁上形成第一侧壁层430，并在第三栅极520和第二栅氧层510的侧壁上形成第二侧壁层530，且第二栅极420、极间氧化层410和第一侧壁层430组成第二栅结构40，第三栅极520、第二栅氧层510和第二侧壁层530组成第三栅结构50，进而形成如图9所示的基体结构。
[0052]在上述优选的实施方式中，形成极间氧化预备层411和第二栅氧预备层511的步骤可以包括:形成覆盖于第二区域12和第一区域11的表面上的极间氧化材料层；去除位于第一区域11中的极间氧化材料层，并将剩余的极间氧化材料层作为极间氧化预备层411 ;以及形成覆盖第一区域11的表面上的第二栅氧预备层511，进而形成如图6所示的基体结构。上述极间氧化预备层411和第二栅氧预备层511可以根据现有技术进行设定，优选地，极间氧化预备层411为ONO层或者二氧化硅层，第二栅氧预备层511为氧化物层。更优选地，极间氧化预备层411为ONO层，第二栅氧预备层511可以为S1jl。上述工艺为本领域现有技术，在此不再赘述。
[0053]需要注意的是，形成极间氧化预备层411和第二栅氧预备层511的步骤并不仅限于上述优选实施方式。例如，形成极间氧化预备层411和第二栅氧预备层511的步骤还可以为:形成覆盖于第二区域12和第一区域11的表面上的第二栅氧材料层；去除位于第二区域12中的第二栅氧材料层，并将剩余的第二栅氧材料层作为第二栅氧预备层511 ;以及形成覆盖第二区域12的表面上的极间氧化预备层411，进而形成如图6所示的基体结构。
[0054]在一种优选的实施方式中，在形成第一侧壁层430和第二侧壁层530的步骤之前，该制作方法还可以包括:在第二栅结构40两侧的衬底10中以及第三栅结构50两侧的衬底10中形成LDD区60，进而形成如图9-1所示的基体结构。形成的LDD区60能够大大减小器件的源漏端电场，从而减少了器件中的漏电流。上述LDD区60通过对衬底10进行离子注入形成，且上述LDD区60中的掺杂离子类型可以为P型或N型。
[0055]在形成第一侧壁层430和第二侧壁层530的步骤之后，还可以在第二栅结构40两侧的衬底10中以及第二栅结构40两侧的衬底10中形成源漏区90，进而形成如图10所示的基体结构。由于形成上述源漏区90在形成第一侧壁层430和第二侧壁层530的步骤之后，从而第一侧壁层430和第二侧壁层530遮挡了部分杂质离子进入衬底10，并通过自对准确定了源漏区90在衬底10中的位置。上述源漏区90与LDD区60中注入离子的掺杂类型相同，与衬底10中注入离子的掺杂类型相反。上述源漏区90通过对衬底10进行离子注入形成，且上述源漏区90的掺杂离子类型可以根据实际需求设定。
[0056]从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果:本申请提供的半导体器件结构通过在衬底的第二区域中设置沟槽，并在沟槽中设置第一栅结构，并在第一栅结构的表面上设置第二栅结构，以及在衬底的第一区域的表面上设置第三栅结构，使得第二栅结构和第三栅结构位于同一平面或位于接近的平面上，并使得制作第二栅结构和第三栅结构的工艺过程能够同时完成，从而减少了制作第二栅极和第三栅极所需的光刻及刻蚀工艺步骤，进而简化了制作半导体器件结构时的工艺步骤，并降低了制作半导体器件结构时的工艺难度。
[0057]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种半导体器件结构，其特征在于，所述半导体器件结构包括: 衬底，包括第一区域和第二区域，并且所述第二区域设置有沟槽； 第一栅结构，设置于所述沟槽中； 第二栅结构，设置于所述第一栅结构的表面上； 第三栅结构，设置于所述第一区域的表面上。2.根据权利要求1所述的半导体器件结构，其特征在于，所述第一栅结构包括设置于所述沟槽的内壁上的第一栅氧层，以及设置于所述第一栅氧层上且填充于所述沟槽中的第一栅极。3.根据权利要求1所述的半导体器件结构，其特征在于，所述第二栅结构包括依次设置于所述第一栅结构的表面上的极间氧化层和第二栅极，以及设置于所述第二栅极和所述极间氧化层的侧壁上的第一侧壁层。4.根据权利要求1所述的半导体器件结构，其特征在于，所述第三栅结构包括依次设置于所述第一区域的表面上的第二栅氧层和第三栅极，以及设置于所述第三栅极和所述第二栅氧层的侧壁上的第二侧壁层。5.根据权利要求3所述的半导体器件结构，其特征在于，所述极间氧化层为ONO层或者二氧化硅层。6.根据权利要求1至5中任一项所述的半导体器件结构，其特征在于，所述半导体器件结构还包括分别设置于所述第二栅结构两侧的所述衬底中以及设置于所述第三栅结构两侧的所述衬底中的源漏区。7.根据权利要求6所述的半导体器件结构，其特征在于，所述半导体器件结构还包括设置于所述第二栅结构两侧的所述衬底中和所述第三栅结构两侧的所述衬底中的LDD区。8.根据权利要求1至5所述的半导体器件结构，其特征在于，所述第一栅结构的上表面与所述衬底的上表面齐平。9.根据权利要求1至5中任一项所述的半导体器件结构，其特征在于， 所述半导体器件结构为闪存结构、EPROM结构或者EEPROM结构； 所述第一栅结构为浮栅结构，所述第二栅结构为控制栅结构，所述第三栅结构为选择栅结构。10.一种半导体器件结构的制作方法，其特征在于，所述制作方法包括以下步骤: 提供包括第一区域和第二区域的衬底，并且在所述第二区域中形成沟槽； 在所述沟槽中形成第一栅结构；以及 在所述第一栅结构的表面上形成第二栅结构，并在所述第一区域的表面上形成第三栅结构。11.根据权利要求10所述的制作方法，其特征在于，形成所述第一栅结构的步骤包括: 形成覆盖于所述衬底的表面和所述沟槽的内壁上的第一栅氧预备层； 在所述第一栅氧预备层的表面上形成第一栅极预备层；以及 去除位于所述衬底的表面上的所述第一栅极预备层和所述第一栅氧预备层，并将剩余的所述第一栅极预备层作为第一栅极，将剩余的所述第一栅氧预备层作为第一栅氧层，所述第一栅极和所述第一栅氧层组成所述第一栅结构，且所述第一栅结构的上表面与所述衬底的上表面齐平。12.根据权利要求10或11所述的制作方法，其特征在于，形成所述第二栅结构和所述第三栅结构的步骤包括: 在所述第二区域和所述第一栅结构的表面上形成极间氧化预备层，并在所述第一区域的表面上形成第二栅氧预备层； 在所述第二栅氧预备层和所述极间氧化预备层的表面上沉积多晶硅层； 刻蚀所述多晶硅层、所述第二栅氧预备层和所述极间氧化预备层至露出所述衬底的表面，并将所述第二区域中剩余的所述多晶硅层作为第二栅极，将所述第一区域中剩余的所述多晶硅层作为第三栅极，以及将剩余的所述极间氧化预备层作为极间氧化层，剩余的所述第二栅氧预备层作为第二栅氧层；以及 在所述第二栅极和所述极间氧化层的侧壁上形成第一侧壁层，并在所述第三栅极和所述第二栅氧层的侧壁上形成第二侧壁层，且所述第二栅极、所述极间氧化层和所述第一侧壁层组成所述第二栅结构，所述第三栅极、所述第二栅氧层和所述第二侧壁层组成所述第三栅结构。13.根据权利要求12所述的制作方法，其特征在于，形成所述极间氧化预备层和所述第二栅氧预备层的步骤包括: 形成覆盖于所述第二区域和所述第一区域的表面上的极间氧化材料层； 去除位于所述第一区域中的所述极间氧化材料层，并将剩余的所述极间氧化材料层作为所述极间氧化预备层；以及 形成覆盖所述第一区域的表面上的所述第二栅氧预备层。14.根据权利要求12所述的制作方法，其特征在于， 在形成所述第一侧壁层和所述第二侧壁层的步骤之前，所述制作方法还包括:在所述第二栅结构两侧的所述衬底中以及所述第三栅结构两侧的所述衬底中形成LDD区； 在形成所述第一侧壁层和所述第二侧壁层的步骤之后，所述制作方法还包括:在所述第二栅结构两侧的所述衬底中以及所述第三栅结构两侧的所述衬底中形成源漏区。
【文档编号】H01L21/336GK105990420SQ201510041950
【公开日】2016年10月5日
【申请日】2015年1月27日
【发明人】王文博
【申请人】中芯国际集成电路制造(上海)有限公司