半导体器件的制作方法
【专利摘要】本发明提供了一种半导体器件。该半导体器件可包括：位于衬底上的场绝缘膜；第一鳍式图案，其形成在衬底上，并且从场绝缘膜的上表面向上突出；以及栅电极，其与场绝缘膜上的第一鳍式图案交叉。所述栅电极可包括第一部分和第二部分，所述第一部分位于第一鳍式图案的一侧上并且包括栅电极的第一终端端部，所述第二部分位于第一鳍式图案的另一侧上。从衬底至所述第一部分的最下部的高度可以不同于从衬底至所述第二部分的最下部的高度。
【专利说明】
半导体器件[0001]相关申请的交叉引用[0002]本申请要求于2015年3月16日在韩国知识产权局提交的韩国专利申请N0.10-2015-0035702的优先权以及从中获得的所有权益，该申请的内容以引用方式全文并入本文中。
技术领域
[0003]本发明构思涉及半导体器件。【背景技术】
[0004]作为用于增大半导体器件的密度的缩放技术之一，提出了其中鳍形硅体形成在衬底上并且栅极形成在硅体的表面上的多栅极晶体管。
[0005]由于这种多栅极晶体管使用三维沟道，因此其可容易缩放。此外，即使多栅极晶体管的栅极长度未增大，也可提高电流控制能力。此外，可有效地抑制其中沟道区的电位受漏极电压影响的短沟道效应(SCE)。
【发明内容】
[0006]本发明构思的各方面可提供一种具有改进的操作特性的半导体器件。
[0007]本发明构思的各方面可不限于本文阐述的这些内容。本领域技术人员将从以下描述中清楚地理解本发明构思的未提及的其它方面。
[0008]根据本发明构思的一方面，提供了一种半导体器件，其包括位于衬底上的场绝缘膜。第一鳍式图案形成在衬底上并且从场绝缘膜的上表面向上突出，栅电极与场绝缘膜上的第一鳍式图案交叉并且包括第一部分和第二部分。第一部分位于第一鳍式图案的一侧上并且包括栅电极的第一终端端部。第二部分位于第一鳍式图案的另一侧上，并且从衬底至第一部分的最下部的高度不同于从衬底至第二部分的最下部的高度。
[0009]在本发明构思的一些实施例中，从衬底至第一部分的最下部的高度比从衬底至第二部分的最下部的高度更高。
[0010]在本发明构思的一些实施例中，从栅电极的上表面至第二部分的最下部的厚度比从栅电极的上表面至第一部分的最下部的厚度更厚。
[0011]在本发明构思的一些实施例中，所述半导体器件还可包括限定第一鳍式图案的沟槽，并且从沟槽的底表面至第一部分的最下部的高度比从沟槽的底表面至第二部分的最下部的高度更高。
[0012]在本发明构思的一些实施例中，所述半导体器件还可包括:栅极绝缘膜，其沿着栅电极与衬底之间的第一鳍式图案的轮廓形成。第二部分与衬底之间的栅极绝缘膜与场绝缘膜接触，并且第一部分与衬底之间的栅极绝缘膜不与场绝缘膜接触。
[0013]在本发明构思的一些实施例中，所述半导体器件还可包括位于场绝缘膜上的层间绝缘膜。栅极绝缘膜形成在层间绝缘膜与栅电极之间，并且栅极绝缘膜与第一终端端部中的层间绝缘膜接触。
[0014]在本发明构思的一些实施例中，所述半导体器件还可包括与栅电极交叉的第二鳍式图案。栅电极包括第三部分、第四部分和对应于第一终端端部的第二终端端部。第三部分设置在第一鳍式图案与第二鳍式图案之间，并且第四部分包括栅电极的第二终端端部。
[0015]在本发明构思的一些实施例中，从衬底至第三部分的最下部的高度与从衬底至第四部分的最下部的高度实质上相同。
[0016]在本发明构思的一些实施例中，所述器件还可包括沿着栅电极与衬底之间的第二鳍式图案的轮廓形成的栅极绝缘膜。位于第三部分与衬底之间和第四部分与衬底之间的栅极绝缘膜与场绝缘膜接触。
[0017]在本发明构思的一些实施例中，第四部分的厚度不同于第一部分的厚度。
[0018]在本发明构思的一些实施例中，第二部分设置在第一鳍式图案与第二鳍式图案之间。
[0019]在本发明构思的一些实施例中，半导体器件还可包括位于场绝缘膜上的层间绝缘膜以及形成在层间绝缘膜与栅电极的第一终端端部之间的间隔件。
[0020]在本发明构思的一些实施例中，第一鳍式图案在第一方向上延伸，并且栅电极在与第一方向不同的第二方向上延伸。间隔件沿着栅电极的周边形成，并且形成在沿着第二方向延伸的栅电极侧壁上的间隔件的厚度比形成在层间绝缘膜与栅电极的第一终端端部之间的间隔件的厚度更厚。
[0021]在本发明构思的一些实施例中，间隔件沿着第一鳍式图案的侧壁延伸至场绝缘膜的上表面。
[0022]在本发明构思的一些实施例中，第一鳍式图案在第一方向上延伸，并且栅电极在与第一方向不同的第二方向上延伸。第一鳍式图案与栅电极的重叠宽度比栅电极在第一方向上的宽度更窄。
[0023]根据本发明构思的另一方面，提供了一种半导体器件，其包括位于衬底上的场绝缘膜。第一鳍式图案和第二鳍式图案形成在衬底上以使得彼此最靠近，并且分别从场绝缘膜的上表面向上突出。第一栅电极与场绝缘膜上的第一鳍式图案交叉，并且包括第一部分和第二部分，所述第一部分和第二部分布置为使得鳍式图案介于它们之间。第一部分包括第一栅电极的第一终端端部，第二栅电极与场绝缘膜上的第二鳍式图案交叉并且包括第三部分和第四部分。第三部分和第四部分布置为使得第二鳍式图案介于它们之间，并且第三部分包括与第一栅电极的第一终端端部面对的第二栅电极的第二终端端部。从衬底至第一部分的最下部的高度不同于从衬底至第二部分的最下部的高度。
[0024]在本发明构思的一些实施例中，从衬底至第一部分的最下部的高度比从衬底至第二部分的最下部的高度更高。
[0025]在本发明构思的一些实施例中，从衬底至第三部分的最下部的高度与从衬底至第四部分的最下部的高度实质上相同。
[0026]在本发明构思的一些实施例中，从衬底至第一部分的最下部的高度比从衬底至第三部分的最下部的高度更高。
[0027]在本发明构思的一些实施例中，从衬底至第一部分的最下部的高度不同于从衬底至第三部分的最下部的高度。
[0028]在本发明构思的一些实施例中，从衬底至第三部分的最下部的高度比从衬底至第四部分的最下部的高度更高。
[0029]在本发明构思的一些实施例中，从衬底至第一部分的最下部的高度比从衬底至第二部分的最下部的高度更高。
[0030]在本发明构思的一些实施例中，第一鳍式图案和第二鳍式图案形成在SRAM区中。
[0031]在本发明构思的一些实施例中，所述半导体器件还可包括限定第一鳍式图案和第二鳍式图案的沟槽。从沟槽的底表面至第一部分的最下部的高度比从沟槽的底表面至第二部分的最下部的高度更高。
[0032]在本发明构思的一些实施例中，在第一鳍式图案与第二鳍式图案之间不设置鳍式图案。
[0033]根据本发明构思的又一方面，提供了一种包括位于衬底上的鳍式图案的半导体器件，所述鳍式图案包括下部和上部。鳍式图案包括彼此面对的第一侧壁和第二侧壁。场绝缘膜与衬底上的鳍式图案的下部接触，而不与鳍式图案的上部接触。栅电极与鳍式图案交叉， 并且包括第一部分和第二部分。第一部分位于鳍式图案的第一侧壁上，第二部分位于鳍式图案的第二侧壁上。第一部分覆盖与栅电极重叠的鳍式图案的上部的整个第一侧壁，第二部分覆盖与栅电极重叠的鳍式图案的上部的第二侧壁的一部分。
[0034]在本发明构思的一些实施例中，第二部分包括栅电极的终端端部。
[0035]在本发明构思的一些实施例中，所述半导体器件还可包括场绝缘膜上的层间绝缘膜。层间绝缘膜的一部分介于第二部分与场绝缘膜之间，并且层间绝缘膜不介于第一部分与场绝缘膜之间。
[0036]在本发明构思的一些实施例中，所述半导体还可包括沿着鳍式图案与栅电极之间的鳍式图案的轮廓形成的高介电常数栅极绝缘膜。高介电常数栅极绝缘膜沿着鳍式图案的上部的整个第一侧壁延伸，并且沿着鳍式图案的上部的第二侧壁的一部分延伸。
[0037]根据本发明构思的又一方面，提供了一种半导体器件，其包括位于衬底上的鳍式图案。绝缘膜形成在衬底上，并且包括与鳍式图案交叉的沟槽。在鳍式图案一侧的沟槽的第一部分的深度不同于在鳍式图案另一侧的沟槽的第二部分的深度，并且栅电极与鳍式图案交叉并填充所述沟槽。
[0038]在本发明构思的一些实施例中，所述半导体器件还可包括沿着沟槽的侧壁和底表面形成的栅极绝缘膜。栅电极形成在栅极绝缘膜上。
[0039]在本发明构思的一些实施例中，绝缘膜包括按次序形成在衬底上的场绝缘膜和层间绝缘膜，并且沟槽形成在层间绝缘膜中。
[0040]在本发明构思的一些实施例中，沟槽的第一部分的深度比沟槽的第二部分的深度更浅，并且沟槽的第二部分的底表面由场绝缘膜的上表面限定。
[0041]在本发明构思的一些实施例中，通过填充沟槽的第一部分形成的栅电极可包括栅电极的终端端部。【附图说明】
[0042]通过参照附图描述本发明构思的实施例的详细示例，本发明构思的以上和其它方面和特征将变得更加清楚，其中:
[0043]图1是用于解释根据本发明构思的第一实施例的半导体器件的布局图；[〇〇44]图2是沿着图1的线A-A截取的剖视图；
[0045]图3是沿着图1的线B-B截取的剖视图；
[0046]图4是示出沿着线B-B截取的图1的区P的剖视图；
[0047]图5是示出图3中的除第一栅电极等以外的构造的图；
[0048]图6是用于解释根据本发明构思的第二实施例的半导体器件的图；
[0049]图7和图8是用于解释根据本发明构思的第三实施例的半导体器件的图；
[0050]图9是用于解释根据本发明构思的第四实施例的半导体器件的布局图；
[0051]图10是沿着图9中的线A-A截取的剖视图；[〇〇52]图11是用于解释根据本发明构思的第五实施例的半导体器件的布局图；[〇〇53]图12是沿着图11的线D-D截取的剖视图；[〇〇54]图13是用于解释根据本发明构思的第六实施例的半导体器件的图；
[0055]图14是用于解释根据本发明构思的第七实施例的半导体器件的图；
[0056]图15是用于解释根据本发明构思的第八实施例的半导体器件的电路图；
[0057]图16是图15的半导体器件的布局图；[〇〇58]图17是包括根据本发明构思的实施例的半导体器件的SoC系统的框图；
[0059]图18是包括根据本发明构思的实施例的半导体器件的电子系统的框图；以及
[0060]图19至图21是可应用根据本发明构思的实施例的半导体器件的示例性半导体系统。【具体实施方式】
[0061]通过参照实施例和附图的以下详细描述，可更容易理解本发明构思的优点和特点以及实现它们的方法。然而，本发明构思可按照许多不同形式实现并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域技术人员，并且本发明构思将由所附权利要求限定。在附图中， 为了清楚起见可夸大层和区的厚度。
[0062]应该理解，当元件或层被称作“连接至”或“耦接至”另一元件或层时，其可直接连接至或耦接至另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接连接”或 “直接耦接”至另一元件或层时，不存在中间元件或层。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。[〇〇63]还应该理解，当一层被称作“位于”另一层或衬底“上”时，其可直接位于所述另一层或衬底上，或者也可存在中间层。相反，当元件被称作“直接位于”另一元件“上”时，不存在中间元件。[〇〇64]应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，下面讨论的例如第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不脱离本发明构思的教导。
[0065]除非本文中另外指明或通过上下文清楚地相反定义，否则在描述本发明构思的上下文(尤其是在所附权利要求的上下文)中使用的术语“一个”、“一”和相似指示应该被理解为包括单数和复数两种形式。应该理解，除非另外指明，否则术语“包括”应该被理解为是开放性术语(即，意指“包括，但不限于”)。
[0066]除非另有说明，否则本文使用的所有技术术语和科学术语具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。应该理解，除非另外指明，否则本文提供的任何和所有示例或示例性术语仅旨在更好地示出本发明构思，而非限制本发明构思的范围。另外，除非另外定义，否则在通用词典中定义的所有术语不应该被过于正式地解释。
[0067]下面，将参照图1至图5描述根据本发明构思的第一实施例的半导体器件。
[0068]图1是用于解释根据本发明构思的第一实施例的半导体器件的布局图。图2是沿着图1的线A-A截取的剖视图。图3是沿着图1的线B-B截取的剖视图。图4是示出沿着线B-B截取的图1的区P的剖视图。图5是示出图3中的除第一栅电极等以外的构造的图。
[0069]参照图1至图5,根据本发明构思的第一实施例的半导体器件1可包括第一鳍式图案组FG1、第一栅电极130等。
[0070]例如，衬底100可为体硅或SOI (绝缘体上硅)。可替换地，衬底100还可为硅衬底或者可包含例如硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。除此之夕卜，衬底100可为其中外延层形成在底部衬底上的衬底。
[0071]第一鳍式图案组FG1可形成在衬底100上。第一鳍式图案组FG1可从衬底100突出。 这里，“鳍式图案组”可意指与一个栅电极交叉的各个鳍式图案。例如，第一鳍式图案组FG1 可为与第一栅电极130交叉的一组鳍式图案。[〇〇72]第一鳍式图案组FG1可由隔离沟槽T限定。隔离沟槽T可设置在包括在第一鳍式图案组FG1中的各个鳍式图案的任一侧上。
[0073]在图3中，隔离沟槽T的底表面示为由衬底100限定，但不限于此。当在第一鳍式图案组FG1周围形成比隔离沟槽T更深的沟槽并且限定有源区时，隔离沟槽T的底表面可以不由衬底100限定。除此之外，即使包括在第一鳍式图案组FG1中的鳍式图案通过比隔离沟槽T 更深的沟槽分离，隔离沟槽T的底表面也可以不由衬底100限定。
[0074]下文中，将会把隔离沟槽T的底表面描述为由衬底100限定。[〇〇75]第一鳍式图案组FG1可包括沿着第一方向X延伸的鳍式图案。包括在第一鳍式图案组FG1中的各个鳍式图案可沿着第一方向X延伸。包括在第一鳍式图案组FG1中的各个鳍式图案可沿着第二方向Y设置。[〇〇76] 第一鳍式图案组FG1可包括第一鳍式图案110和第二鳍式图案120。第一鳍式图案 110和第二鳍式图案120中的每一个可表示设置在第一鳍式图案组FG1的最外侧上的鳍式图案。例如，第一鳍式图案组FG1不位于第一鳍式图案110在第二方向Y上的一侧上，并且包括在第一鳍式图案组FG1中的鳍式图案可位于第一鳍式图案110的另一侧上。[〇〇77]虽然图1示出了第一鳍式图案组FG1包括三个鳍式图案，但是这仅旨在方便描述而不限于此。换句话说，两个或更多个鳍式图案可设置在第一鳍式图案110与第二鳍式图案 120之间。[〇〇78]除此之外，可以不在第一鳍式图案110与第二鳍式图案120之间设置其它鳍式图案。也就是说，第一鳍式图案110和第二鳍式图案120可以最靠近彼此。[〇〇79]第一鳍式图案组FG1可为衬底100的一部分，并且可包括从衬底100生长的外延层。包括在第一鳍式图案组FG1中的各个鳍式图案彼此可包含相同的材料。
[0080]例如，第一鳍式图案组FG1可包含作为元素半导体材料的硅或锗。第一鳍式图案组 FG1可包含化合物半导体，并且例如可包含IV-1V族化合物半导体或者II1-V族化合物半导体。
[0081]具体地说，当以IV-1V族化合物半导体作为示例时，第一鳍式图案组FG1可以是包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或者三元化合物， 或者是其中以IV族元素掺杂这些元素的化合物。[〇〇82]当以II1-V族化合物半导体作为示例时，第一鳍式图案组FG1可以是:通过将作为 III族元素的错(A1)、镓(Ga)和铟(In)中的至少一种结合(Binding)至作为V族元素的磷 (P)、砷(As)和铺(Sb)之一而形成的二元化合物、三元化合物或四元化合物之一。[〇〇83]在以下描述中，例如，将第一鳍式图案组FG1描述为包括硅的硅鳍式图案组。
[0084]场绝缘膜105可形成在衬底100上。场绝缘膜105可形成为填充隔离沟槽T的一部分。例如，场绝缘膜105可包含氧化物膜、氮化物膜、氧氮化物膜或它们的组合之一。[〇〇85]场绝缘膜105可接触包括在第一鳍式图案组FG1中的各个鳍式图案的一部分。例如，第一鳍式图案110可包括上部112和下部111。场绝缘膜105接触第一鳍式图案的下部 111，但其可不接触第一鳍式图案的上部112。[〇〇86]可替换地，第一鳍式图案110可包括在第二方向Y上彼此面对的第一侧壁110a和第二侧壁110b。场绝缘膜105可覆盖第一鳍式图案的第一侧壁110a的一部分以及第一鳍式图案的第二侧壁ll〇b的一部分。[〇〇87]因此，包括在第一鳍式图案组FG1中的对应的鳍式图案的至少一部分可从场绝缘膜105的上表面向上突出。例如，第一鳍式图案110和第二鳍式图案120的至少一部分可分别从场绝缘膜105的上表面向上突出。[〇〇88]第一栅电极130可形成为在第二方向Y上延伸并且与第一鳍式图案组FG1交叉。第一栅电极130可形成在场绝缘膜105上。第一栅电极130可与第一鳍式图案110和第二鳍式图案120交叉。
[0089]在图1中，第一栅电极130示为呈矩形形式，但不限于此。另外，当第一栅电极130呈矩形形式时，其可包括长边和短边。显而易见的是，即使第一栅电极130的长边和短边交会的拐角形成为圆形形式，本发明构思所属领域的技术人员也可对长边和短边进行区分。
[0090]第一栅电极130可包括彼此对应的第一终端端部131和第二终端端部132。第一栅电极130的第一终端端部131和第一栅电极130的第二终端端部132中的每一个可包括第一栅电极130的短边。第一栅电极130的第一终端端部131可邻近于第一鳍式图案110,并且第一栅电极130的第二终端端部132可邻近于第二鳍式图案120。
[0091]更具体地说，第一栅电极130的第一终端端部131可最靠近第一鳍式图案组FG1的第一鳍式图案110,并且第一栅电极130的第二终端端部132可最靠近第一鳍式图案组FG1的第二鳍式图案120。[〇〇92]第一栅电极130可包括在第二方向Y上按次序布置的第一部分130a、第二部分 130b、第三部分130c和第四部分130d。[OO93]第一栅电极130的第一部分130a可包括第一栅电极130的第一终端端部131。第一栅电极130的第四部分130d可包括第一栅电极130的第二终端端部132。[0〇94] 第一栅电极130的第二部分130b和第一栅电极130的第三部分130c可设置在第一鳍式图案110与第二鳍式图案120之间。如果在第一鳍式图案110与第二鳍式图案120之间没有其它鳍式图案，则第一栅电极130的第二部分130b和第一栅电极130的第三部分130c可为同一部分。[0〇95]第一栅电极130的第一部分130a和第一栅电极130的第二部分130b可布置为使得第一鳍式图案110介于它们之间。第一栅电极130的第一部分130a和第一栅电极130的第二部分130b中的每一个可布置在第一鳍式图案110的一侧和另一侧上。[〇〇96] 例如，第一栅电极130的第一部分130a可形成在第一鳍式图案的第一侧壁110a上， 第一栅电极130的第二部分130b可形成在第一鳍式图案的第二侧壁110b上。[〇〇97]第一栅电极130的第二部分130b可为最靠近第一栅电极130的第一部分130a的部分。换句话说，在第一栅电极130的第一部分130a与第一栅电极130的第二部分130b之间可以不设置除第一鳍式图案110以外的第一鳍式图案组FG1。
[0098]第一栅电极130的覆盖第一鳍式图案110的上表面的一部分可位于第一栅电极130 的第一部分130a与第一栅电极130的第二部分130b之间。[〇〇99]第一栅电极130的第三部分130c和第一栅电极130的第四部分130d可布置为使得第二鳍式图案120介于它们之间。第一栅电极130的第三部分130c和第一栅电极130的第四部分130d中的每一个可位于第二鳍式图案120的一侧和另一侧上。
[0100]第一栅电极130的第三部分130c可为最靠近第一栅电极130的第四部分130d的部分。换句话说，在第一栅电极130的第三部分130c与第一栅电极130的第四部分130d之间可以不设置除第二鳍式图案120以外的第一鳍式图案组FG1。第一栅电极130的覆盖第二鳍式图案120的上表面的一部分可位于第一栅电极130的第三部分130c与第一栅电极130的第四部分130d之间。
[0101]第一栅电极130可包括金属层MG1和MG2。如图所示，第一栅电极130可通过两个或更多个金属层MG1和MG2的层合而形成。第一金属层MG1可用于调整功函数，并且第二金属层 MG2可用于填充由第一金属层MG1形成的空间。例如，第一金属层MG1可包含TiN、WN、TiAl、 11八111&^(:、1&(:、1&01^町&31~或它们的组合中的至少一种，但不限于此。另外，例如，第二金属层MG2可包含1^1、&1、(:〇、1'1、1&、多晶31、3166或金属合金中的至少一种，但不限于此。
[0102]例如，可利用置换工艺或后栅极工艺形成第一栅电极130,但不限于此。
[0103]第一栅极绝缘膜145可形成在第一鳍式图案组FG1与第一栅电极130之间。第一栅极绝缘膜145可形成在第一鳍式图案110与第一栅电极130之间，并且可形成在第二鳍式图案120与第一栅电极130之间。
[0104]第一栅极绝缘膜145可沿着从场绝缘膜105向上突出的第一鳍式图案组FG1的轮廓 (例如，第一鳍式图案110的轮廓和第二鳍式图案120的轮廓)而形成。另外，第一栅极绝缘膜 145也可形成在第一栅电极130与场绝缘膜105之间。
[0105]第一栅极绝缘膜145可包含二氧化硅、氧氮化硅、氮化硅和介电常数高于二氧化硅的介电常数的高介电材料。例如，高介电材料可包含(但不限于)二氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化错、错娃氧化物、氧化钽、二氧化钛、钡锁钛氧化物、钡钛氧化物、锁钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的一种或多种。
[0106]间隔件140可形成在第一栅电极130的侧壁上。间隔件140可包括:形成在包括第一栅电极130长边的侧壁上的第一部分140a。在根据本发明构思的第一实施例的半导体器件中，间隔件140的第二部分可以不形成在包括第一栅电极130短边的侧壁上。
[0107]例如，间隔件140可包含(但不限于)氮化硅(SiN)、氧氮化硅(S1N)、二氧化硅 (Si02)、氧碳氮化硅(S1CN)和它们的组合中的至少一种。
[0108]第一源极/漏极150可沿着第一方向X形成在第一栅电极130周围的两侧上。例如， 第一源极/漏极150可形成在第一鳍式图案110上。源极/漏极也可分别形成在包括在第一鳍式图案组FG1中的第二鳍式图案120和其它鳍式图案上。[0109 ]例如，当将第一鳍式图案110用作PM0S晶体管的沟道区时，第一源极/漏极150可包含/包括压应力材料。例如，压应力材料可为晶格常数大于Si的晶格常数的材料，并且例如可为SiGe。压应力材料可通过将压应力施加至第一鳍式图案110来提高沟道区的载流子的迀移率。
[0110]可替换地，当将第一鳍式图案110用作NM0S晶体管的沟道区时，第一源极/漏极150 可为与第一鳍式图案110的材料相同的材料或张应力材料。例如，当第一鳍式图案110是Si 时，第一源极/漏极150可为Si或可包含晶格常数小于Si的晶格常数的材料(例如，碳化硅)。
[0111]层间绝缘膜180可覆盖第一鳍式图案组FG1、第一源极/漏极150等。层间绝缘膜180 可覆盖第一栅电极130的侧壁。层间绝缘膜180可形成在衬底100上，并且更具体地说，可形成在场绝缘膜105上。
[0112]在图2至图5中，虽然层间绝缘膜180示为单层，但是这仅旨在便于解释而不限于此。也就是说，作为选择，层间绝缘膜180可由包括蚀刻停止膜、蚀刻电阻不同于蚀刻停止膜的平面化绝缘膜等的多层构成。
[0113]例如，层间绝缘膜180可包含二氧化硅、氮化硅、氧氮化硅和介电常数低于二氧化硅的低介电常数材料中的至少一种。例如，低介电常数材料可包含(但不限于)F0X(可流动氧化物)、T0SZ ( “东燃”硅氮烷，Torene Si 1 aZene)、USG (未掺杂的硅玻璃)、BSG (硼硅玻璃)、 PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETE0S(等离子体增强的正硅酸乙酯)、FSG(氟硅酸盐玻璃)、CD0(掺碳二氧化娃)、干凝胶、气凝胶、非晶氟化碳、0SG(有机娃酸盐玻璃)、帕利灵、 BCB(双苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合。
[0114]层间绝缘膜180可包括第一沟槽135。第一栅电极130可通过填充第一沟槽135而形成在第一沟槽135中。也就是说，第一沟槽135可形成为在第二方向Y上较长地延伸，并与第一鳍式图案组FG1交叉。
[0115]形成在衬底100上的场绝缘膜105和层间绝缘膜180二者均可为绝缘膜。因此，第一沟槽135可形成在衬底100上的绝缘膜105、180中，并且更具体地说，第一沟槽135可形成在层间绝缘膜180中。
[0116]第一沟槽135的底表面可沿着从场绝缘膜105的上表面向上突出的第一鳍式图案组FG1和场绝缘膜105的上表面的轮廓限定。第一沟槽135的底表面可为不平坦的形状。
[0117]面对第一栅电极130长边的第一沟槽135的侧壁可由间隔件140限定。然而，在根据本发明构思的第一实施例的半导体器件1中，由于间隔件140没有形成在包括第一栅电极 130的短边的侧壁上，因此面对第一栅电极130短边的第一沟槽135的侧壁可由层间绝缘膜 180限定。
[0118]另外，第一栅极绝缘膜145可沿着第一沟槽135的侧壁和底表面形成。第一栅极绝缘膜145可形成在第一栅电极130与层间绝缘膜180之间以及第一栅电极130与场绝缘膜105 之间。
[0119]在根据本发明构思的第一实施例的半导体器件1中，由于间隔件140没有形成在包括第一栅电极130短边的侧壁上，因此沿着包括第一栅电极130短边的侧壁形成的第一栅极绝缘膜145可接触层间绝缘膜180。换句话说，在第一栅电极130的第一终端端部131的该部分中，第一栅极绝缘膜145和层间绝缘膜180可彼此接触。
[0120]从衬底100至第一栅电极130的第一部分130a的最下部的高度可为第一高度hll， 从衬底100至第一栅电极130的第二部分130b的最下部的高度可为第二高度hl2,从衬底100 至第一栅电极130的第三部分130c的最下部的高度可为第三高度hl3,并且从衬底100至第一栅电极130的第四部分130d的最下部的高度可为第四高度hl4。
[0121]在根据本发明构思的实施例的半导体器件中，从衬底100至第一栅电极130的第一部分130a的最下部的高度hi 1可以不同于从衬底100至第一栅电极130的第二部分130b的最下部的高度hl2。
[0122]更具体地说，从衬底100至第一栅电极130的第一部分130a的最下部的高度hll可比从衬底100至第一栅电极130的第二部分130b的最下部的高度hl2更高。
[0123]另外，从隔离沟槽T的底表面至第一栅电极130的第一部分130a的最下部的高度 hll可比从隔离沟槽T的底表面至第一栅电极130的第二部分130b的最下部的高度hl2更高。
[0124]换句话说，第一栅电极130的第一部分130a可覆盖与第一栅电极130重叠的第一鳍式图案110的上部112的第一侧壁110a的一部分。同时，第一栅电极130的第二部分130b可覆盖与第一栅电极130重叠的第一鳍式图案110的上部112的整个第二侧壁110b。
[0125]另外，换句话说，位于第一鳍式图案110的一侧上的第一栅电极130的第一部分 130a的厚度可比位于第一鳍式图案110的另一侧上的第一栅电极130的第二部分130b的厚度更薄。也就是说，从第一栅电极130的上表面至第一栅电极130的第二部分130b的最下部的厚度可比从第一栅电极130的上表面至第一栅电极130的第一部分130a的最下部的厚度更厚。
[0126]第一沟槽135包括位于第一鳍式图案110的一侧上的第一沟槽135的第一部分和位于第一鳍式图案110的另一侧上的第一沟槽135的第二部分。可通过填充形成在层间绝缘膜 180中的第一沟槽135来形成第一栅电极130。
[0127]可通过填充第一沟槽135的第一部分来形成第一栅电极的第一部分130a，并且可通过填充第一沟槽135的第二部分来形成第一栅电极的第二部分130b。
[0128]因此，在根据本发明构思的实施例的半导体器件中，位于第一鳍式图案110的一侧上的第一沟槽135的第一部分的深度dl可以不同于位于鳍式图案110的另一侧上的第一沟槽135的第二部分的深度d2。
[0129]更具体地说，位于第一鳍式图案110的一侧上的第一沟槽135的第一部分的深度dl 可比位于第一鳍式图案110的另一侧上的第一沟槽135的第二部分的深度d2更浅。
[0130]位于第一鳍图案110的一侧上的第一沟槽135的第一部分的底表面由层间绝缘膜 180限定，而位于第一鳍式图案110的另一侧上的第一沟槽135的第二部分的底表面可由场绝缘膜105限定。
[0131]因此，层间绝缘膜180的一部分可介于第一栅电极130的第一部分130a的最下部与场绝缘膜105之间。然而，层间绝缘膜180可以不介于第一栅电极130的第二部分130b的最下部与场绝缘膜105之间。
[0132]另外，第一鳍式图案110的上部112的第一侧壁110a的一部分由第一沟槽135暴露出来，并且第一鳍式图案110的上部112的整个第二侧壁110b可由第一沟槽135暴露出来。
[0133]形成在第一栅电极130与场绝缘膜105之间的第一栅极绝缘膜145可沿着第一沟槽 135的侧壁和底表面形成。因此，包含具有高介电常数的介电材料的第一栅极绝缘膜145沿着第一鳍式图案110的上部112的整个第二侧壁110b延伸，但是第一栅极绝缘膜145可沿着第一鳍式图案110的上部112的第一侧壁110a的一部分延伸。
[0134]更具体地说，第一栅极绝缘膜145可沿着与第一栅电极130重叠的第一鳍式图案 110的上部112的第一侧壁110a的一部分形成。然而，第一栅极绝缘膜145可沿着与第一栅电极130重叠的第一鳍式图案110的上部112的整个第二侧壁110b形成。
[0135]因此，形成在衬底100与第一栅电极130的第一部分130a之间的第一栅极绝缘膜 145不接触场绝缘膜105。同时，形成在衬底100与第一栅电极130的第二部分130b之间的第一栅极绝缘膜145可接触场绝缘膜105。
[0136]在根据本发明构思的第一实施例的半导体器件中，从衬底100至第一栅电极130的第三部分130c的最下部的高度hl3可与从衬底100至第一栅电极130的第四部分130d的最下部的高度hl4实质上相同。
[0137]这里，“高度实质上相同”的表述意指被比较的两个位置处的高度完全相同，并且包括会由于场绝缘膜105的上表面的一定程度的凹进而导致出现的细小/细微的高度差。
[0138]另外，从隔离沟槽T的底表面至第一栅电极130的第三部分130c的最下部的高度 hl3可与从隔离沟槽T的底表面至第一栅电极130的第四部分130d的最下部的高度hl4实质上相同。
[0139]换句话说，第一栅电极130的第三部分130c和第一栅电极130的第四部分130d中的每一个可覆盖从场绝缘膜105的上表面向上突出的第二鳍式图案120的整个侧壁。[〇14〇]位于第二鳍式图案120的一侧上的第一栅电极130的第三部分130c的厚度可与位于第二鳍式图案120的另一侧上的第一栅电极130的第四部分130d的厚度实质上相同。也就是说，从第一栅电极130的上表面至第一栅电极130的第三部分130c的最下部的厚度可与从第一栅电极130的上表面至第一栅电极130的第四部分130d的最下部的厚度实质上相同。
[0141]这里，“厚度实质上相同”的表述意指被比较的两个位置处的高度完全相同，并且包括会由于场绝缘膜105的上表面的一定程度的凹进而导致出现的细小/细微的厚度差。
[0142]此外，层间绝缘膜180可以不介于第一栅电极130的第三部分130c的最下部与场绝缘膜105之间以及第一栅电极130的第四部分130d的最下部与场绝缘膜105之间。
[0143]因此，形成在衬底100与第一栅电极130的第三部分130c之间和衬底100与第一栅电极130的第四部分130d之间的第一栅极绝缘膜145可接触场绝缘膜105。
[0144]如图3所示，从衬底100至第一栅电极130的第一部分130a的最下部的高度hll可以不同于从衬底100至第一栅电极130的第四部分130d的最下部的高度hl4。
[0145]更具体地说，从衬底100至第一栅电极130的第一部分130a的最下部的高度hll可比从衬底100至第一栅电极130的第四部分130d的最下部的高度hl4更高。
[0146]换句话说，第一栅电极130的第一部分130a的厚度可以不同于第一栅电极130的第四部分130d的厚度。更具体地说，从第一栅电极130的上表面至第一栅电极130的第四部分 130d的最下部的厚度可比从第一栅电极130的上表面至第一栅电极130的第一部分130a的最下部的厚度更厚。
[0147]图6是用于解释根据本发明构思的第二实施例的半导体器件的图。为了方便解释， 将主要描述与参照图1至图5描述的构造的差异。
[0148]参照图6,在根据本发明构思的第二实施例的半导体器件2中，从衬底100至第一栅电极130的第三部分130c的最下部的高度hl3可以不同于从衬底100至第一栅电极130的第四部分130d的最下部的高度hl4。
[0149]更具体地说，从衬底100至第一栅电极130的第四部分130d的最下部的高度hl4可比从衬底100至第一栅电极130的第三部分130c的最下部的高度hl3更高。
[0150]另外，从隔离沟槽T的底表面至第一栅电极130的第四部分130d的最下部的高度 hl4可比从隔离沟槽T的底表面至第一栅电极130的第三部分130c的最下部的高度hl3更高。
[0151]换句话说，位于第二鳍式图案120的所述另一侧上的第一栅电极130的第四部分 130d的厚度可比位于第二鳍式图案120的所述一侧上的第一栅电极130的第三部分130c的厚度更薄。
[0152]也就是说，从第一栅电极130的上表面至第一栅电极130的第三部分130c的最下部的厚度可比从第一栅电极130的上表面至第一栅电极130的第四部分130d的最下部的厚度更厚。
[0153]第一沟槽135中形成有第一栅电极130的第三部分130c的一部分的底表面由场绝缘膜105限定，但是第一沟槽135中形成有第一栅电极130的第四部分130d的另一部分的底表面可由层间绝缘膜180限定。
[0154]因此，层间绝缘膜180的一部分可介于第一栅电极130的第四部分130d的最下部与场绝缘膜105之间。然而，层间绝缘膜180可以不介于第一栅电极130的第三部分130c的最下部与场绝缘膜105之间。
[0155]另外，形成在衬底100与第一栅电极130的第四部分130d之间的第一栅极绝缘膜 145可以不接触场绝缘膜105。同时，形成在衬底100与第一栅电极130的第三部分130c之间的第一栅极绝缘膜145可接触场绝缘膜105。
[0156]图6示出的是从衬底100至第一栅电极130的第一部分130a的最下部的高度hll不同于从衬底100至第一栅电极的第四部分130d的最下部的高度hl4,但不限于此。
[0157]图7和图8是用于解释根据本发明构思的第三实施例的半导体器件的图。为了方便解释，将主要描述与参照图1至图5描述的构造的差异。
[0158]作为参考，图7是沿着图1的线B-B截取的剖视图，并且图8是沿着图1的线C-C截取的剖视图。
[0159]参照图1、图7和图8,在根据本发明构思的第三实施例的半导体器件3中，间隔件 140可沿着第一栅电极130的周边形成。可形成间隔件140的第二部分140b，其形成在包括第一栅电极130的短边的侧壁上。
[0160]间隔件140的第一部分140a可形成在沿着第二方向Y延伸的第一栅电极130的侧壁上。间隔件140的第二部分140b可形成在沿着第一方向X延伸的第一栅电极130的侧壁上。
[0161]间隔件140的第二部分140b可形成在第一栅电极130的第一终端端部131与层间绝缘膜180之间以及第一栅电极130的第二终端端部132与层间绝缘膜180之间。
[0162]与第一栅电极130重叠并从场绝缘膜105的上表面向上突出的第一鳍式图案110的侧壁的一部分可以不被第一栅电极130和第一栅极绝缘膜145覆盖。
[0163]因此，间隔件140的第二部分140b可沿着未被第一栅电极130和第一栅极绝缘膜 145覆盖的第一鳍式图案110的侧壁延伸至场绝缘膜105的上表面。
[0164]另外，第一沟槽135的侧壁可由间隔件140限定。更具体地说，面对第一栅电极130 长边的第一沟槽135的侧壁可由间隔件140的第一部分140a限定。另外，包括第一栅电极130 短边的侧壁可由间隔件140的第二部分140b限定。
[0165]这样，第一栅极绝缘膜145可沿着间隔件140的第一部分140a的侧壁和间隔件140 的第二部分140b的侧壁形成。
[0166]间隔件140的第一部分140a的厚度可为第一厚度tl，间隔件140的第二部分140b的厚度可为第二厚度t2。
[0167]在根据本发明构思的第三实施例的半导体器件3中，间隔件140的第一部分140a的厚度tl和间隔件140的第二部分140b的厚度t2可彼此不同。例如，间隔件140的第一部分 140a的厚度tl可比间隔件140的第二部分140b的厚度t2更厚。
[0168]形成在包括第一栅电极130长边的侧壁上的间隔件140的厚度tl可比形成在包括第一栅电极130短边的侧壁上的间隔件140的厚度t2更厚。
[0169]形成在沿着第二方向Y延伸的第一栅电极130的侧壁上的间隔件140的厚度可比形成在沿着第一方向X延伸的第一栅电极130的侧壁上的间隔件140的厚度更薄。
[0170]也就是说，间隔件140在第一栅电极130的第一终端端部131和第一栅电极130的第二终端端部132的厚度可比间隔件140在其它部分的厚度更薄。
[0171]图9是用于解释根据本发明构思的第四实施例的半导体器件的布局图。图10是沿着图9的线A-A截取的剖视图。为了方便解释，将主要描述与参照图1至图5描述的构造的差异。
[0172]作为参考，沿着图9的线B-B截取的剖视图可与图3基本相同。
[0173]参照图9和图10,在根据本发明构思的第四实施例的半导体器件4中，第一鳍式图案110与第一栅电极130的重叠宽度可以小于第一栅电极130在第一方向X上的宽度。
[0174]换句话说，第一栅电极130可形成为与第一鳍式图案110的终端端部交叉。
[0175]虽然图9示出了(除第一鳍式图案110以外的)第一鳍式图案组FG1与第一栅电极 130的重叠宽度与第一栅电极130在第一方向X上的宽度实质上相同，但这仅旨在方便描述而不限于此。
[0176]图11是用于解释根据本发明构思的第五实施例的半导体器件的布局图。图12是沿着图11的线D-D截取的剖视图。为了方便解释，将主要描述与参照图1至图5描述的构造的差异。
[0177]参照图11和图12,根据本发明构思的第五实施例的半导体器件5可包括第一鳍式图案组FG1、第一栅电极130、第二鳍式图案组FG2、第二栅电极230等。
[0178]第二鳍式图案组FG2可形成在衬底100上。第二鳍式图案组FG2可从衬底100突出。 第二鳍式图案组FG2可为与第二栅电极230交叉的一组鳍式图案。
[0179]第二鳍式图案组FG2可由隔离沟槽T限定。隔离沟槽T可设置在包括在第二鳍式图案组FG2中的各个鳍式图案的任一侧上。[〇18〇]另外，隔离沟槽T可形成在第一鳍式图案组FG1与第二鳍式图案组FG2之间，但不限于此。虽然第一鳍式图案组FG1和第二鳍式图案组FG2可由比隔离沟槽T更深的沟槽分离，但是以下将会把它们描述为由隔离沟槽T分离。
[0181]第二鳍式图案组FG2可包括沿着第一方向X延伸的鳍式图案。包括在第二鳍式图案组FG2中的鳍式图案中的每一个可沿着第一方向X延伸。包括在第二鳍式图案组FG2中的鳍式图案可沿着第二方向Y排列。
[0182]第二鳍式图案组FG2可包括最靠近第一鳍式图案110的第三鳍式图案210。这里， “第一鳍式图案110最靠近第三鳍式图案210”的表述意指在第一鳍式图案110与第三鳍式图案210之间不设置从场绝缘膜105的上表面向上突出的鳍式图案。
[0183]第三鳍式图案210可为设置在第二鳍式图案组FG2的最外侧上的鳍式图案。例如， 第二鳍式图案组FG2可以不位于第三鳍式图案210在第二方向Y上的一侧上，并且包括在第二鳍式图案组FG2中的鳍式图案可位于第三鳍式图案210的另一侧上。
[0184]包括在第二鳍式图案组FG2中的各个鳍式图案的至少一部分可从场绝缘膜105的上表面向上突出。例如，第三鳍式图案210的至少一部分可从场绝缘膜105的上表面向上突出。
[0185]由于第二鳍式图案组FG2的其它描述可与第一鳍式图案组FG1的描述基本相似，因此下面将不再提供。
[0186]第二栅电极230可形成为在第二方向Y上延伸并且与第二鳍式图案组FG2交叉。第二栅电极230可形成在场绝缘膜105上。第二栅电极230可与第三鳍式图案210交叉。
[0187]与第一栅电极130相似，第二栅电极230可包括在第二方向Y上延伸的长边，以及在第一方向X上延伸的短边。
[0188]第二栅电极230可包括面对第一栅电极的第一终端端部131的终端端部231。第二栅电极230的终端端部231可包括第二栅电极230的短边。第二栅电极230的终端端部231可邻近于第三鳍式图案210。
[0189]第二栅电极230可包括在第二方向Y上排列的第一部分230a和第二部分230b。第二栅电极230的第一部分230a可包括第二栅电极230的终端端部231。[〇19〇]第二栅电极230的第一部分230a和第二栅电极230的第二部分230b可布置为使得第三鳍式图案210介于它们之间。第二栅电极230的第一部分230a可位于第三鳍式图案210 的一侧上，并且第二栅电极230的第二部分230b可位于第三鳍式图案210的另一侧上。
[0191]第二栅电极230的第二部分230b可为最靠近第二栅电极230的第一部分230a的部分。换句话说，在第二栅电极230的第一部分230a与第二栅电极230的第二部分230b之间可以不设置除第三鳍式图案210以外的第二鳍式图案组FG2。
[0192]覆盖第三鳍式图案210的上表面的第二栅电极230的一部分可位于第二栅电极230 的第一部分230a与第二栅电极230的第二部分230b之间。
[0193]第二栅电极230可包括金属层MG3和MG4。如图所示，可通过两个或更多个金属层 MG3和MG4的层合而形成第二栅电极230。由于第二栅电极230的其它描述可与第一栅电极 130的描述基本相似，因此下面将不再提供。
[0194]第二栅极绝缘膜245可形成在第二鳍式图案组FG2与第二栅电极230之间。第二栅极绝缘膜245可形成在第三鳍式图案210与第二栅电极230之间。
[0195]第二栅极绝缘膜245可沿着从场绝缘膜105向上突出的第二鳍式图案组FG2的轮廓形成，并且例如可沿着第三鳍式图案210的轮廓形成。另外，第二栅极绝缘膜245也可形成在第二栅电极230与场绝缘膜105之间。
[0196]图12示出的是间隔件不形成在包括栅电极230短边的侧壁上，但这仅旨在便于解释而不限于此。
[0197]层间绝缘膜180可包括其中形成有第二栅电极230的第二沟槽235。第二沟槽235可形成为在第二方向Y上较长地延伸，并且与第二鳍式图案组FG2交叉。
[0198]从衬底100至第二栅电极230的第一部分230a的最下部的高度可为第五高度h21， 并且从衬底100至第二栅电极230的第二部分230b的最下部的高度可为第六高度h22。
[0199]在根据本发明构思的第五实施例的半导体器件中，从衬底100至第二栅电极230的第一部分230a的最下部的高度h21可与从衬底100至第二栅电极230的第二部分230b的最下部的高度h22实质上相同。
[0200]另外，从隔离沟槽T的底表面至第二栅电极230的第一部分230a的最下部的高度 h21可与从隔离沟槽T的底表面至第二栅电极230的第二部分230b的最下部的高度h22实质上相同。[〇2〇1]换句话说，第二栅电极230的第一部分230a和第二栅电极230的第二部分230b中的每一个可覆盖从场绝缘膜105的上表面突出的第三鳍式图案210的整个侧壁。[〇2〇2]位于第三鳍式图案210的一侧上的第二栅电极230的第一部分230a的厚度可与位于第三鳍式图案210的另一侧上的第二栅电极230的第二部分230b的厚度实质上相同。也就是说，从第二栅电极230的上表面至第二栅电极230的第一部分230a的最下部的厚度可与从第二栅电极230的上表面至第二栅电极230的第二部分230b的最下部的厚度实质上相同。 [〇2〇3]另外，层间绝缘膜180可以不介于第二栅电极230的第一部分230a的最下部与场绝缘膜105之间以及第二栅电极230的第二部分230b的最下部与场绝缘膜105之间。[〇2〇4]因此，形成在衬底100与第二栅电极230的第一部分230a之间和衬底100与第二栅电极230的第二部分230b之间的第二栅极绝缘膜245可接触场绝缘膜105。
[0205]在根据本发明构思的第五实施例的半导体器件中，从衬底100至第一栅电极130的第一部分130a的最下部的高度hi 1可以不同于从衬底100至第二栅电极230的第一部分230a 的最下部的高度h21。例如，从衬底100至第一栅电极130的第一部分130a的最下部的高度 hll可比从衬底100至第二栅电极230的第一部分230a的最下部的高度h21更高。
[0206]从隔离沟槽T的底表面至第一栅电极130的第一部分130a的最下部的高度hll可比从隔离沟槽T的底表面至第二栅电极230的第一部分230a的最下部的高度h21更高。[〇2〇7]换句话说，第一栅电极130的第一部分130a的厚度可以不同于第二栅电极230的第一部分230a的厚度。
[0208]更具体地说，从第二栅电极230的上表面至第二栅电极230的第一部分230a的最下部的厚度可比从第一栅电极130的上表面至第一栅电极130的第一部分130a的最下部的厚度更厚。
[0209]图13是用于解释根据本发明构思的第六实施例的半导体器件的图。为了方便解释，将主要描述与参照图11和图12描述的构造的差异。
[0210]参照图13,在根据本发明构思的第六实施例的半导体器件6中，从衬底100至第二栅电极230的第一部分230a的最下部的高度h21可比从衬底100至第二栅电极230的第二部分230b的最下部的高度h22更高。
[0211]从隔离沟槽T的底表面至第二栅电极230的第一部分230a的最下部的高度h21可比从隔离沟槽T的底表面至第二栅电极230的第二部分230b的最下部的高度h22更高。[〇212]另外，位于第三鳍式图案210的一侧上的第二栅电极230的第一部分230a的厚度可比位于第三鳍式图案210的另一侧上的第二栅电极230的第二部分230b的厚度更薄。[〇213]第二沟槽235中形成有第二栅电极230的第二部分230b的一部分的底表面由场绝缘膜105限定，但是第二沟槽235中形成有第二栅电极230的第一部分230a的其它部分的底表面可由层间绝缘膜180限定。
[0214]因此，层间绝缘膜180的一部分可介于第二栅电极230的第一部分230a的最下部与场绝缘膜105之间。然而，层间绝缘膜180可以不介于第二栅电极230的第二部分230b的最下部与场绝缘膜105之间。[〇215]另外，形成在衬底100与第二栅电极230的第一部分230a之间的第二栅极绝缘膜 245可以不接触场绝缘膜105。同时，形成在衬底100与第二栅电极230的第二部分230b之间的第二栅极绝缘膜245可接触场绝缘膜105。
[0216]在根据本发明的第六实施例的半导体器件中，从衬底100至第一栅电极130的第一部分130a的最下部的高度hi 1可以不同于从衬底100至第二栅电极230的第一部分230a的最下部的高度h21。
[0217]图14是用于解释根据本发明构思的第七实施例的半导体器件的图。为了方便解释，将主要描述与参照图13描述的构造的差异。
[0218]参照图14,在根据本发明构思的第七实施例的半导体器件7中，从衬底100至第一栅电极130的第一部分130a的最下部的高度hll可与从衬底100至第二栅电极230的第一部分230a的最下部的高度h21实质上相同。
[0219]从隔离沟槽T的底表面至第二栅电极230的第一部分230a的最下部的高度h21可与从隔离沟槽T的底表面至第一栅电极130的第一部分130a的最下部的高度hll实质上相同。
[0220]图15是用于解释根据本发明构思的第八实施例的半导体器件的电路图。图16是图 15的半导体器件的布局图。
[0221]参照图15,半导体器件可包括并联在电源节点Vcc与地节点Vss之间的一对反相器 INVUINV2以及连接至反相器INVUINV2中的每一个的输出节点的第一导通晶体管PS1和第二导通晶体管PS2。第一导通晶体管PS1和第二导通晶体管PS2中的每一个可连接至位线BL 和互补位线/BL。第一导通晶体管PS1和第二导通晶体管PS2的栅极可连接至字线WL。[〇222]第一反相器INV1包括彼此串联的第一上拉晶体管PU1和第一下拉晶体管H)1，第二反相器INV2包括彼此串联的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管 PU1和第二上拉晶体管PU2可为PFET晶体管，第一下拉晶体管H)1和第二下拉晶体管TO2可为 NFET晶体管。[〇223]另外，为了使第一反相器INV1和第二反相器INV2构成锁存电路，第一反相器INV1 的输入节点连接至第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接至第一反相器INV1的输出节点。
[0224]这里，参照图15和图16,彼此间隔开的第一有源鳍310、第二有源鳍320、第三有源鳍330和第四有源鳍340形成为在一个方向(例如，图16的竖直方向)上较长地延伸。第二有源鳍320和第三有源鳍330的延伸长度可比第一有源鳍310和第四有源鳍340的延伸长度更短。
[0225]另外，第一栅极线351、第二栅极线352、第三栅极线353和第四栅极线354在其它方向(例如，图16的水平方向)上较长地延伸，并且形成为与第一有源鳍310至第四有源鳍340交叉。
[0226]具体地说，第一栅极线351可与第一有源鳍310和第二有源鳍320完全交叉，并且可与第三有源鳍330的终端端部部分重叠。第三栅极线353可与第四有源鳍340和第三有源鳍 330完全交叉，并且可与第二有源鳍320的终端端部部分重叠。第二栅极线352和第四栅极线 354形成为分别与第一有源鳍310和第四有源鳍340交叉。
[0227]如图所示，第一上拉晶体管PU1限定在第一栅极线351与第二有源鳍320交叉的区域周围，第一下拉晶体管roi限定在第一栅极线351与第一有源鳍310交叉的区域周围，并且第一导通晶体管PS1限定在第二栅极线352与第一有源鳍310交叉的区域周围。[〇228]第二上拉晶体管PU2限定在第三栅极线353与第三有源鳍330交叉的区域周围，第二下拉晶体管PD2限定在第三栅极线353与第四有源鳍340交叉的区域周围，并且第二导通晶体管PS2限定在第四栅极线354与第四有源鳍340交叉的区域周围。[〇229]虽然未清楚地示出，但是在第一栅极线351至第四栅极线354与第一有源鳍至第四有源鳍(310、320、330、340)交叉的各区域的两侧可形成源极/漏极，并且可形成大量接触件 350〇[〇23〇]此外，第一共享接触件361同时连接第二有源鳍320、第三栅极线353和布线371。第二共享接触件362同时连接第三有源鳍330、第一栅极线351和布线372。
[0231]根据本发明构思的上述实施例的半导体器件中的至少一个可用于这种SRAM(静态随机存取存储器)布局，也可例如用于图16的部分Q等。
[0232]图17是包括根据本发明构思的实施例的半导体器件的SoC(系统芯片)系统的框图。
[0233]参照图17,3〇(:系统1000包括应用处理器1001和01?崖(动态随机存取存储器)1060。
[0234]应用处理器1001可包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
[0235]中央处理单元1010可执行用于驱动SoC系统1000/驱动SoC系统1000所需的操作。 在本发明构思的一些实施例中，中央处理单元1010可配置在包括多个核的多核环境中。
[0236]多媒体系统1020可用于执行SoC系统1000中的多种多媒体功能。多媒体系统1020 可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
[0237]总线1030可用于在中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050彼此之间执行数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，作为总线1030的示例，可使用多层AHB(多层先进高性能总线)或多AXI(多层高级可扩展接口)，但是本发明构思不限于此。
[0238]存储器系统1040可提供其中应用处理器1001连接至外部存储器(例如，DRAM1060)以执行高速操作的所需环境。在本发明构思的一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
[0239]外围电路1050可提供其中SoC系统1000连接至外部装置(例如，主板)的所需环境。 因此，外围电路1050可设有允许兼容连接至SoC系统1000的外部装置的各种接口。[〇24〇] DRAM 1060可用作应用处理器1001的操作所需的操作存储器。在本发明构思的一些实施例中，如图所示，DRAM 1060可位于应用处理器1001以外。具体地说，DRAM 1060可按照P〇P(层叠封装)形式与应用处理器1001—起封装。
[0241]SoC系统1000的组件中的至少一个可包括根据本发明构思的上述实施例的半导体器件中的至少一个。
[0242]图18是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
[0243]参照图18,根据本发明构思的实施例的电子系统1100可包括控制器1110、输入-输出装置(I/O) 1120、存储器装置1130、接口 1140和总线1150。控制器1110、输入/输出装置 1120、存储器装置1130和/或接口 1140可经由总线115耦接在一起。总线1150对应于数据移动的路径。
[0244]控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与这些元件相似的功能的逻辑元件中的至少一个。输入/输出装置1120可包括键区、键盘、显示装置等。 存储器装置1130可存储数据和/或指令字。接口 1140可执行将数据转移至通信网络或者从通信网络接收数据的功能。接口 1140可为有线形式或无线形式。例如，接口 1140可包括天线或者有线或无线收发器。
[0245]虽然未示出，但是电子系统1100还可包括作为操作存储器的高速DRAM和/或 SDRAM，以改进控制器1110的操作。
[0246]根据本发明构思的上述实施例的半导体器件可设置在存储器装置1130内部或者可设置为控制器1110、输入/输出装置(1/0)1120等的一部分。
[0247]电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、 移动电话、数字音乐播放器、存储卡或者可在无线环境下发送和/或接收信息的所有电子产品。
[0248]图19至图21是可应用根据本发明构思的一些实施例的半导体器件的示例性半导体系统。
[0249]图19是示出平板PC1200的图，图20是示出笔记本计算机1300的图，并且图21是示出智能电话1400的图。根据本发明构思的实施例的半导体器件可用于平板PC1200、笔记本计算机1300、智能电话1400等中。
[0250]另外，本领域技术人员应该清楚，根据本发明构思的一些实施例的半导体器件也可应用于未示出的其它集成电路装置。
[0251]也就是说，虽然以上仅示出了 PC 1200、笔记本计算机1300和智能电话1400作为根据该实施例的半导体系统的示例，但是根据该实施例的半导体系统的示例不限于此。
[0252]在本发明构思的一些实施例中，可通过计算机、超移动PC(UMPC)、工作站、上网本、 个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器 (PMP)、便携式游戏机、导航装置、黑盒子、数码相机、三维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器等来实现半导体系统。
[0253]虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在所述示例性实施例中作出形式和细节上的各种改变。因此，期望在所有方面认为当前实施例是示意性而非限制性的，参照所附权利要求而非以上描述来指明本发明构思的范围。
【主权项】
1.一种半导体器件，包括:位于衬底上的场绝缘膜；第一鳍式图案，其形成在衬底上，并且从场绝缘膜的上表面向上突出；以及 栅电极，其与场绝缘膜上的第一鳍式图案交叉，并且包括第一部分和第二部分，所述第 一部分位于第一鳍式图案的一侧上并且包括栅电极的第一终端端部，所述第二部分位于第 一鳍式图案的另一侧上，其中，从衬底至所述第一部分的最下部的高度不同于从衬底至所 述第二部分的最下部的高度。2.根据权利要求1所述的半导体器件，其中，从衬底至所述第一部分的最下部的高度比 从衬底至所述第二部分的最下部的高度更高。3.根据权利要求1所述的半导体器件，其中，从栅电极的上表面至所述第二部分的最下 部的厚度比从栅电极的上表面至所述第一部分的最下部的厚度更厚。4.根据权利要求1所述的半导体器件，还包括限定第一鳍式图案的沟槽，其中，从沟槽的底表面至所述第一部分的最下部的高度比从沟槽的底表面至所述第二 部分的最下部的高度更高。5.根据权利要求1所述的半导体器件，还包括:栅极绝缘膜，其沿着栅电极与衬底之间的第一鳍式图案的轮廓形成，其中，所述第二部分与衬底之间的栅极绝缘膜与场绝缘膜接触，并且 其中，所述第一部分与衬底之间的栅极绝缘膜的一些部分不与场绝缘膜接触。6.根据权利要求5所述的半导体器件，还包括:位于场绝缘膜上的层间绝缘膜，其中，栅极绝缘膜形成在层间绝缘膜与栅电极之间，并且 其中，栅极绝缘膜与第一终端端部中的层间绝缘膜接触。7.根据权利要求1所述的半导体器件，还包括:与栅电极交叉的第二鳍式图案，其中，栅电极包括第三部分、第四部分和对应于第一终端端部的第二终端端部，其中，所述第三部分设置在第一鳍式图案与第二鳍式图案之间，并且 其中，所述第四部分包括栅电极的第二终端端部。8.—种半导体器件，包括:衬底上的场绝缘膜；形成在衬底上的第一鳍式图案和第二鳍式图案，以使得它们彼此最靠近并且分别从场 绝缘膜的上表面向上突出；第一栅电极，其与场绝缘膜上的第一鳍式图案交叉，并且包括第一部分和第二部分，所 述第一部分和第二部分布置为使得第一鳍式图案介于它们之间，并且所述第一部分包括第 一栅电极的第一终端端部；以及第二栅电极，其与场绝缘膜上的第二鳍式图案交叉，并且包括第三部分和第四部分，所 述第三部分和第四部分布置为使得第二鳍式图案介于它们之间，并且所述第三部分包括与 第一栅电极的第一终端端部面对的第二栅电极的第二终端端部，其中，从衬底至所述第一部分的最下部的高度不同于从衬底至所述第二部分的最下部 的高度。9.根据权利要求8所述的半导体器件，其中，从衬底至所述第一部分的最下部的高度比 从衬底至所述第二部分的最下部的高度更高。10.根据权利要求9所述的半导体器件，其中，从衬底至所述第三部分的最下部的高度 与从衬底至所述第四部分的最下部的高度实质上相同。11.根据权利要求10所述的半导体器件，其中，从衬底至所述第一部分的最下部的高度 比从衬底至所述第三部分的最下部的高度更高。12.根据权利要求8所述的半导体器件，其中，从衬底至所述第一部分的最下部的高度 不同于从衬底至所述第三部分的最下部的高度。13.根据权利要求12所述的半导体器件，其中，从衬底至所述第三部分的最下部的高度 比从衬底至所述第四部分的最下部的高度更高。14.一种半导体器件，包括:衬底，其包括从衬底延伸的半导体鳍；位于衬底上的绝缘层，其位于半导体鳍的相对侧，其中所述半导体鳍远离衬底延伸至 绝缘层以外；栅电极，其延伸为与半导体鳍交叉，以使得栅电极的第一部分位于半导体鳍的第一侧 的绝缘层上，并且使得栅电极的第二部分位于半导体鳍的第二侧的绝缘层上，其中，栅电极的第一部分与衬底之间的最小距离不同于栅电极的第二部分与衬底之间 的最小距离。15.根据权利要求14所述的半导体器件，其中，栅电极的第一部分与衬底之间的最小距 离大于栅电极的第二部分与衬底之间的最小距离。16.根据权利要求14所述的半导体器件，还包括:栅极绝缘层，其位于栅电极与半导体鳍之间，其中，半导体鳍包括位于栅电极的相对侧 上的第一源极/漏极区和第二源极/漏极区。17.根据权利要求14所述的半导体器件，其中，所述半导体鳍是第一半导体鳍，其中，衬 底包括远离衬底延伸至绝缘层以外的第二半导体鳍，并且其中，栅电极延伸为与第二半导 体鳍交叉，以使得栅电极的第二部分位于第一半导体鳍与第二半导体鳍之间。18.根据权利要求17所述的半导体器件，其中，栅电极的第二部分位于第二半导体鳍的 第一侧的绝缘层上，其中，栅电极的第三部分位于第二半导体鳍的第二侧的绝缘层上，并且 其中，栅电极的第三部分与衬底之间的最小距离不同于栅电极的第一部分与衬底之间的最 小距离。19.根据权利要求18所述的半导体器件，其中，栅电极的第三部分与衬底之间的最小距 离大于栅极绝缘层的第二部分与衬底之间的最小距离，并且其中，栅电极的第三部分与衬 底之间的最小距离小于栅电极的第一部分与衬底之间的最小距离。20.根据权利要求17所述的半导体器件，其中，所述栅电极是第一栅电极，其中，衬底包 括远离衬底延伸至绝缘层以外的第三半导体鳍，并且其中，第一半导体鳍位于第二半导体 鳍与第三半导体鳍之间，所述半导体器件还包括:第二栅电极，其延伸为与第二半导体鳍交叉，以使得第二栅电极的第一部分位于第二 半导体鳍的第一侧的绝缘层上，并且使得第二栅电极的第二部分位于第二半导体鳍的第二 侧的绝缘层上，其中，第二栅电极的第二部分与衬底之间的最小距离小于第一栅电极的第一部分与衬 底之间的最小距离。
【文档编号】H01L29/78GK105990446SQ201610151295
【公开日】2016年10月5日
【申请日】2016年3月16日
【发明人】刘庭均, 朴世玩, 成百民, 严命允
【申请人】三星电子株式会社