半导体装置及其制造方法
【专利摘要】本发明的实施方式提供一种能够提高特性的半导体装置及其制造方法。实施方式的半导体装置包括：n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且n型杂质浓度比SiC衬底低；多个p型第一SiC区域，设置在SiC层的第一表面；多个p型第二SiC区域，设置在第一SiC区域的各者中，且p型杂质浓度比第一SiC区域高；多个硅化物层，设置在第二SiC区域的各者上，在第二SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2μm以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
【专利说明】半导体装置及其制造方法
[0001][相关申请案]
[0002]本申请案享有以日本专利申请案2015-51892号(申请日:2015年3月16日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置及其制造方法。
【背景技术】
[0004]作为肖特基势皇二极管(SBD)的一构造，有MPS(Merged PIN Schottky d1de，混合PIN肖特基二极管)。在MPS中，通过使从相邻的P型层扩展的耗尽层夹断，能缓和肖特基电极界面的电场强度，减少逆向偏压时的漏电流。而且，由于阳极电极与P型层进行欧姆接触，故而当阳极电压升高时，电洞从P型层注入而产生漂移层的传导率调变。因此，具备与PIN 二极管同样高的浪涌电流耐受性。
[0005]关于使用SiC (碳化硅)的MPS，为了使阳极电极与P型层进行欧姆接触，优选在P型层与阳极电极之间设置硅化物层。然而，有产生由硅化物层引起的漏电流增大等特性劣化的担忧。
【发明内容】
[0006]本发明的实施方式提供一种能够抑制由硅化物层引起的特性劣化的半导体装置及其制造方法。
[0007]实施方式的半导体装置包括:n型SiC衬底；n型SiC层，设置在所述SiC衬底上，具有第一表面，且η型杂质浓度比所述SiC衬底低；多个P型第一 SiC区域，设置在所述SiC层的所述第一表面；多个P型第二 SiC区域，设置在所述第一 SiC区域的各者中，且P型杂质浓度比所述第一 SiC区域高；多个硅化物层，设置在所述第二 SiC区域的各者上，在所述第二 SiC区域的相反侧具有第二表面，且所述SiC衬底到所述第二表面的距离与所述SiC衬底到所述第一表面的距离的差量为0.2 μπι以下；第一电极，与所述SiC层及所述硅化物层相接地进行设置；以及第二电极，与所述SiC衬底相接地进行设置。
【附图说明】
[0008]图1是第一实施方式的半导体装置的示意剖视图。
[0009]图2是第一实施方式的半导体装置的主要部分的示意剖视图。
[0010]图3(a)?(h)是表示第一实施方式的半导体装置的制造方法的剖视图。
[0011]图4是比较例的半导体装置的示意剖视图。
[0012]图5是第二实施方式的半导体装置的示意剖视图。
[0013]图6(a)?⑴是表示第二实施方式的半导体装置的制造方法的剖视图。
[0014]图7是第三实施方式的半导体装置的示意剖视图。
[0015]图8是比较例的半导体装置的示意剖视图。
[0016]图9是第四实施方式的半导体装置的示意剖视图。
【具体实施方式】
[0017]以下，一边参照附图一边对本发明的实施方式进行说明。另外，在以下说明中，对相同部件等标注相同符号，且对已说明过一次的部件等适当省略其说明。
[0018]而且，在以下说明中，η\ η、η及P +、p、P的记法表示各导电型中的杂质浓度的相对高低。即，η+表示与η相比，η型杂质浓度相对更高，η表示与η相比，η型杂质浓度相对更低。而且，P+表示与P相比，P型杂质浓度相对更高，P表示与P相比，P型杂质浓度相对更低。另外，也存在将η+型、η型仅记载为η型，将ρ+型、P型仅记载为P型的情况。
[0019]杂质浓度例如能够通过SIMS (Secondary 1n Mass Spectrometry，二次离子质谱法)进行测定。而且，杂质浓度的相对高低例如也能够根据利用SCM(Scanning CapacitanceMicroscopy，扫描电容显微法)所求得的载子浓度的高低进行判断。
[0020](第一实施方式)
[0021]本实施方式的半导体装置包括:n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且η型杂质浓度比SiC衬底低；多个P型第一 SiC区域，设置在SiC层的第一表面；多个P型第二 SiC区域，设置在第一 SiC区域的各者中，且P型杂质浓度比第一 SiC区域高；多个硅化物层，设置在第二 SiC区域的各者上，在第二 SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2 μ m以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
[0022]图1是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为MPS。
[0023]MPS100包含n+型阴极区域(SiC衬底)10、n型漂移层(SiC层)12、p型第一阳极区域(第一 SiC区域)14、P+型第二阳极区域(第二 SiC区域)16、P型保护环区域18、硅化物层20、场氧化膜22、阳极电极(第一电极)24、及阴极电极(第二电极)26。
[0024]n+型阴极区域(SiC衬底)10例如为4H-SiC构造的SiC衬底。η+型阴极区域10含有η型杂质。η型杂质例如为氮(N)。η型杂质的杂质浓度例如为I X 119以上且IXlO21Cm3以下。
[0025]η型漂移层(SiC层)12是设置在η +型阴极区域10上。η型漂移层12含有η型杂质。η型杂质例如为氮(N)。η型漂移层12的杂质浓度低于η +型阴极区域10的杂质浓度。η型杂质的杂质浓度例如为IXlO15以上且2X1016cm3以下。η型漂移层12的膜厚例如为3 μπι以上且30 μm以下。
[0026]另外，也可在n+型阴极区域10与η型漂移层12之间设置η型缓冲层(未图示)，其具有η型杂质的杂质浓度处于η+型阴极区域10的杂质浓度与η型漂移层12的杂质浓度之间的浓度。
[0027]P型第一阳极区域(第一 SiC区域)14是在η型漂移层12的表面设置多个。P型第一阳极区域14含有P型杂质。P型杂质例如为铝(Al)。P型杂质的杂质浓度例如为5X 116Cm 3以上且 5X 10 17cm 3以下。
[0028]P型第一阳极区域14的深度例如为0.5 μπι以上且2 μπι以下。ρ型第一阳极区域14的宽度例如为1.0 μπι以上且10.0 μπι以下。P型第一阳极区域14彼此的间隔例如为
1.0 μ m以上且5.0 μ m以下。
[0029]p+型第二阳极区域(第二 SiC区域)16是设置在ρ型第一阳极区域14中。ρ +型第二阳极区域16是设置在ρ型第一阳极区域14的表面。设置多个P+型第二阳极区域16。
[0030]ρ+型第二阳极区域16含有ρ型杂质。ρ型杂质例如为铝(Al)。ρ+型第二阳极区域16的杂质浓度比ρ型第一阳极区域14的杂质浓度高。ρ型杂质的杂质浓度例如为
IX 119Cm 3以上且 I X 10 2°cm3以下。
[0031]ρ+型第二阳极区域16的深度例如为0.2 μπι以上且1.0 μπι以下。ρ +型第二阳极区域16的宽度例如为0.5 μπι以上且8.0 μπι以下。
[0032]ρ型保护环区域18被设置成包围多个P型第一阳极区域14。ρ型保护环区域18为用来使MPS100的耐压提高的终止构造。
[0033]ρ型保护环区域18含有ρ型杂质。ρ型杂质例如为铝(Al)。P型杂质的杂质浓度例如为I X 117Cm 3以上且5X10 lscm3以下。
[0034]硅化物层20是设置在多个P+型第二阳极区域16的各者上。设置多个硅化物层
20。硅化物层20例如为硅化镍层。硅化物层20的膜厚例如为0.05 μm以上且0.5 μm以下。
[0035]场氧化膜22是设置在ρ型保护环区域18上。场氧化膜22例如为氧化硅膜。场氧化膜22具备开口部。场氧化膜22的膜厚例如为0.2 μπι以上且1.0 μπι以下。
[0036]阳极电极(第一电极)24在场氧化膜22的开口部与η型漂移层12及硅化物层20相接。阳极电极24与η型漂移层12的接触为肖特基接触。阳极电极24与硅化物层20的接触为欧姆接触。
[0037]阳极电极24为金属。阳极电极24例如为钛(Ti)与铝(Al)的积层膜。
[0038]阴极电极26是与η+型阴极区域10相接地进行设置。阴极电极26与η +型阴极区域10的接触优选欧姆接触。
[0039]阴极电极26为金属。阴极电极26例如为钛(Ti)与铝(Al)的积层膜。
[0040]图2是本实施方式的半导体装置的主要部分的示意剖视图。其是MPS100的包含一个P型第一阳极区域14的部分的放大图。
[0041]将η型漂移层12的表面设为第一表面。将硅化物层20的与ρ +型第二阳极区域(第二 SiC区域)16相反侧的表面设为第二表面。将从η+型阴极区域10朝向η型漂移层12的方向(图2中的白箭头)设为正。
[0042]在MPS100中，第一表面与第二表面的距离(图2中的“d”)、即η型漂移层12的表面与硅化物层20的表面的距离为0.2 μπι以下。换句话说，SiC衬底10到第二表面的距离与SiC衬底10到第一表面的距离的差量为0.2 μπι以下。第一表面与第二表面的距离(差量)优选-0.1 μπι以上且0.1 μπι以下。
[0043]其次，对本实施方式的半导体装置的制造方法进行说明。图3是表示本实施方式的半导体装置的制造方法的剖视图。图3(a)?图3(h)是MPS100的包含一个ρ型第一阳极区域14的部分的放大图。
[0044]本实施方式的半导体装置的制造方法是在η型SiC层上形成第一掩膜材，对第一掩膜材进行蚀刻而形成开口部，以第一掩膜材为掩膜进行向SiC层内注入P型杂质的第一离子注入，在第一掩膜材上形成膜厚未达开口部的宽度的一半的第二掩膜材，对第二掩膜材进行蚀刻而在开口部的侧面形成侧壁，以第一掩膜材及侧壁为掩膜对SiC层进行蚀刻而形成沟槽，以第一掩膜材及侧壁为掩膜进行向SiC层内注入P型杂质的第二离子注入，在SiC层上形成第一金属膜，通过热处理使第一金属膜与SiC层进行反应而形成硅化物层，将未反应的第一金属膜去除，将第一掩膜材及侧壁去除，且在SiC层及硅化物层上形成第二金属膜。
[0045]首先，在未图示的n+型阴极区域(SiC衬底)10 (图1)上，通过外延生长法形成η型漂移层(SiC层)12。其次，通过ρ型杂质的离子注入形成未图示的ρ型保护环区域18(图1)。
[0046]其次，在η型漂移层12上形成第一掩膜材30。第一掩膜材30例如为通过CVD (Chemical Vapor Deposit1n，化学气相沉积)法所形成的氧化娃膜。
[0047]其次，对第一掩膜材30进行蚀刻而形成开口部。开口部的形成例如是通过光刻法及RIE (Reactive 1n Etching，反应性离子蚀刻)法进行。
[0048]其次，以第一掩膜材30为掩膜向η型漂移层12内注入ρ型杂质(第一离子注入)。通过第一离子注入形成P型第一阳极区域(第一 SiC区域)14(图3 (a))。ρ型杂质例如为铝(Al)。
[0049]其次，在第一掩膜材30上形成膜厚未达开口部的宽度的一半的第二掩膜材32(图3(b))。开口部未被第二掩膜材32完全掩埋。
[0050]第二掩膜材32例如为通过CVD法所形成的氧化硅膜。
[0051]其次，对第二掩膜材32进行蚀刻而在开口部的侧面形成侧壁34。侧壁34的形成例如是通过利用RIE法的整面蚀刻进行。
[0052]其次，以第一掩膜材30及侧壁34为掩膜，对η型漂移层12 (ρ型第一阳极区域14)进行蚀刻而形成沟槽(图3 (c))。沟槽的形成例如是通过RIE法进行。
[0053]其次，以第一掩膜材30及侧壁34为掩膜，向η型漂移层12 (ρ型第一阳极区域14)内注入P型杂质(第二离子注入)。通过第二离子注入形成P+型第二阳极区域(第二 SiC区域)16(图 3(d))。
[0054]其次，在η型漂移层12 (ρ+型第二阳极区域16)上形成第一金属膜36 (图3 (e))。第一金属膜36例如是通过溅镀法形成。第一金属膜36例如为镍(Ni)膜。
[0055]其次，进行热处理。通过热处理使第一金属膜36与η型漂移层12 (ρ+型第二阳极区域16)进行反应而形成硅化物层20。其次，将未反应的第一金属膜36去除(图3(f))。未反应的第一金属膜36的去除例如是通过湿式蚀刻进行。
[0056]其次，将第一掩膜材30及侧壁34去除(图3 (g))。第一掩膜材30及侧壁34的去除例如是通过湿式蚀刻进行。
[0057]其次，形成未图示的场氧化膜22 (图1)。场氧化膜22例如为通过CVD法所形成的氧化硅膜。场氧化膜22是以露出硅化物层20的方式被图案化。
[0058]其次，在η型漂移层12及硅化物层20上形成第二金属膜38 (图3 (h))。第二金属膜38例如是通过溅镀法形成。第二金属膜38例如为钛(Ti)与铝(Al)的积层膜。
[0059]第二金属膜38随后被图案化而成为阳极电极。其次，形成未图示的阴极电极。
[0060]通过以上制造方法形成图1所示的MPS100。
[0061]其次，对本实施方式的MPSlOO的作用及效果进行说明。
[0062]图4是比较例的半导体装置的示意剖视图。比较例的半导体装置为MPS。关于比较例的MPS，第一表面与第二表面的距离(图4中的“d’ ”)、即η型漂移层12的表面与硅化物层20的表面的距离大于0.2 μ m，除此以外与第一实施方式的半导体装置相同。换句话说，除SiC衬底10到第二表面的距离与SiC衬底10到第一表面的距离的差量大于0.2 μπι以外，与第一实施方式的半导体装置相同。
[0063]如图4所示，比较例的MPS中，硅化物层20的表面相对于η型漂移层12的表面凸出。因此，在形成在硅化物层20上的阳极电极24的表面形成有凸部。
[0064]如果在阳极电极24的表面存在凸部，则在阳极电极24上进行打线接合时，有产生由凸部引起的器件不良的担忧。例如，因打线接合的冲击导致凸部下的硅化物层20遭到破坏。因硅化物层20的破坏，例如逆向偏压时的漏电流会增加。
[0065]在本实施方式的MPS100中，将η型漂移层12的表面与硅化物层20的表面的距离设为0.2μπι以下。因此，能抑制在阳极电极24的表面形成凸部，器件不良减少。进而，从抑制由阳极电极24的表面形状引起的器件不良的产生的观点来看，η型漂移层12的表面与硅化物层20的表面的距离优选-0.1 μπι以上且0.1 μπι以下。
[0066]本实施方式的制造方法中，在利用离子注入形成ρ+型第二阳极区域16之前在η型漂移层12设置沟槽。通过该步骤，能够将硅化物层20的表面降低到衬底侧。
[0067]而且，如果ρ+型第二阳极区域16与η型漂移层12的距离过近，则有逆向偏压时的漏电流增加的担忧。其原因在于，如果耗尽层到达P+型第二阳极区域16，则P+型第二阳极区域16中的结晶缺陷成为漏电流源。尤其在对SiC离子注入原子半径相对大的铝的情况下，还会因随后的热处理导致离子注入时所形成的缺陷的恢复不推进，有结晶缺陷大量残留的担忧。该问题也会妨碍MPS的微细化。
[0068]同样地，如果硅化物层20与η型漂移层12的距离过近，则有耗尽层在逆向偏压时到达硅化物层20导致漏电流增加的担忧。该问题也会妨碍MPS的微细化。
[0069]在本实施方式的制造方法中，以第一掩膜材30为掩膜形成ρ型第一阳极区域14。而且，以设置在第一掩膜材30的开口部的侧壁34为掩膜形成P+型第二阳极区域16及硅化物层20。因此，利用自对准形成ρ型第一阳极区域14、ρ+型第二阳极区域16及硅化物层
20 ο
[0070]因此，能够缩小ρ+型第二阳极区域16及硅化物层20与η型漂移层12的距离。由此，根据本实施方式的制造方法，能够实现MPS的微细化。
[0071]根据本实施方式的MPS100及其制造方法，能够减少由硅化物层20引起的器件不良。而且，能够实现MPS的微细化。
[0072](第二实施方式)
[0073]本实施方式的半导体装置进而具备设置在硅化物层的侧面与第一 SiC区域之间的绝缘膜，除此以外与第一实施方式相同。因此，对于与第一实施方式重复的内容省略记述。
[0074]图5是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为MPS。
[0075]MPS200在硅化物层20的侧面与η型漂移层(SiC层)12之间具备绝缘膜40。绝缘膜40是上下被夹在阳极电极(第一电极)24与ρ型第一阳极区域(第一 SiC区域)14间。绝缘膜40例如为氧化娃膜。
[0076]其次，对本实施方式的半导体装置的制造方法进行说明。图6是表示本实施方式的半导体装置的制造方法的剖视图。图6(a)?图6(i)是MPS200的包含一个ρ型第一阳极区域14的部分的放大图。
[0077]本实施方式的半导体装置的制造方法是在η型SiC层上形成第一掩膜材，对第一掩膜材进行蚀刻而形成开口部，以第一掩膜材为掩膜对SiC层进行蚀刻而形成沟槽，以第一掩膜材为掩膜进行向SiC层内注入ρ型杂质的第一离子注入，在第一掩膜材上形成膜厚未达开口部的宽度的一半的第二掩膜材，对第二掩膜材进行蚀刻而在开口部的侧面形成第一侧壁，以第一掩膜材及第一侧壁为掩膜进行向SiC层内注入ρ型杂质的第二离子注入，在SiC层上形成第一金属膜，通过热处理使第一金属膜与SiC层进行反应而形成硅化物层，将未反应的第一金属膜去除，将第一掩膜材及第一侧壁的一部分去除，在沟槽的侧面形成第二侧壁，且在SiC层及硅化物层上形成第二金属膜。
[0078]首先，在未图示的η+型阴极区域(SiC衬底)10(图5)上，通过外延生长法形成η型漂移层(SiC层)12。其次，通过ρ型杂质的离子注入形成未图示的ρ型保护环区域18 (图 5)0
[0079]其次，在η型漂移层12上形成第一掩膜材30。第一掩膜材30例如为通过CVD法所形成的氧化硅膜。
[0080]其次，对第一掩膜材30进行蚀刻而形成开口部。开口部的形成例如是通过光刻法及RIE法进行。
[0081]其次，以第一掩膜材30为掩膜，对η型漂移层12进行蚀刻而形成沟槽(图6(a))。沟槽的形成例如是通过RIE法进行。
[0082]其次，以第一掩膜材30为掩膜向η型漂移层12内注入ρ型杂质(第一离子注入)。通过第一离子注入形成P型第一阳极区域(第一 SiC区域)14(图6(b))。ρ型杂质例如为铝(Al)。
[0083]其次，在第一掩膜材30上形成膜厚未达开口部的宽度的一半的第二掩膜材32(图6(c)) ο开口部未被第二掩膜材32完全掩埋。
[0084]第二掩膜材32例如为通过CVD法所形成的氧化硅膜。
[0085]其次，对第二掩膜材32进行蚀刻而在开口部的侧面形成第一侧壁42(图6(d))。第一侧壁42的形成例如是通过利用RIE法的整面蚀刻进行。
[0086]其次，以第一掩膜材30及第一侧壁42为掩膜向η型漂移层12 (ρ型第一阳极区域14)内注入ρ型杂质(第二离子注入)。通过第二离子注入形成P+型第二阳极区域(第二SiC 区域)16(图 6(e))。
[0087]其次，在η型漂移层12 (ρ +型第二阳极区域16)上形成第一金属膜36(图6(f))。第一金属膜36例如是通过溅镀法形成。第一金属膜36例如为镍(Ni)膜。
[0088]其次，进行热处理。通过热处理使第一金属膜36与η型漂移层12 (ρ+型第二阳极区域16)进行反应而形成硅化物层20。其次，将未反应的第一金属膜36去除(图6(g))。未反应的第一金属膜36的去除例如是通过湿式蚀刻进行。
[0089]其次，将第一掩膜材30及第一侧壁42的一部分去除。此时，将第一侧壁42的一部分残留在沟槽的侧面而形成第二侧壁(绝缘膜)40 (图6 (h))。第一掩膜材30及第一侧壁42的一部分的去除例如是通过利用RIE法的整面蚀刻进行。
[0090]其次，形成未图示的场氧化膜22 (图5)。场氧化膜22例如为通过CVD法所形成的氧化硅膜。场氧化膜22是以露出硅化物层20的方式被图案化。
[0091]其次，在η型漂移层12上及硅化物层20上形成第二金属膜38(图6(i))。第二金属膜38例如是通过溅镀法形成。第二金属膜38例如为钛(Ti)与铝(Al)的积层膜。
[0092]第二金属膜38随后被图案化而成为阳极电极。其次，形成未图示的阴极电极。
[0093]根据以上制造方法，形成图5所示的MPS200。
[0094]其次，对本实施方式的MPS200的作用及效果进行说明。
[0095]在本实施方式的MPS200中，将η型漂移层12的表面与硅化物层20的表面的距离(差量)设为0.2 μπι以下。因此，与第一实施方式的MPS100同样地，能抑制在阳极电极24的表面形成凸部，减少器件不良。
[0096]而且，本实施方式的制造方法中，在利用离子注入形成P型第一阳极区域14之前，在η型漂移层12设置沟槽。通过该步骤能够将硅化物层20的表面降低至衬底侧。
[0097]如果硅化物层20与η型漂移层12的距离过近，则有耗尽层在逆向偏压时到达硅化物层20导致漏电流增加的担忧。
[0098]本实施方式的MPS200中，通过在硅化物层20与η型漂移层12之间设置绝缘膜40，而防止耗尽层在逆向偏压时到达硅化物层20。而且，根据本实施方式的MPS200的制造方法，在形成硅化物层20时，能抑制硅化物层20朝η型漂移层12侧延伸。因此，能够进一步缩小硅化物层20与η型漂移层12的距离。由此，根据本实施方式的制造方法，能够实现MPS的进一步的微细化。
[0099]根据本实施方式的MPS200及其制造方法，能够减少由硅化物层20引起的器件不良。而且，通过设置绝缘膜40能够实现MPS的进一步的微细化。
[0100](第三实施方式)
[0101]本实施方式的半导体装置包括:η型SiC衬底；η型SiC层，设置在SiC衬底上，具有第一表面，且η型杂质浓度比SiC衬底低；ρ型第一 SiC区域，设置在SiC层的表面；多个P型第二 SiC区域，设置在第一 SiC区域内，且ρ型杂质浓度比第一 SiC区域高；多个硅化物层，设置在第二 SiC区域的各者上，且在第二 SiC区域的相反侧具有第二表面；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
[0102]本实施方式的半导体装置与第一实施方式的不同方面在于ρ型第一 SiC区域的宽度宽。以下，对于与第一实施方式重复的内容省略记述。
[0103]图7是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为MPS。
[0104]MPS300包含η+型阴极区域(SiC衬底)10、η型漂移层(SiC层)12、ρ型第一阳极区域(第一 SiC区域)14、P+型第二阳极区域(第二 SiC区域)16、P型保护环区域18、硅化物层20、场氧化膜22、阳极电极(第一电极)24、及阴极电极(第二电极)26。
[0105]在一个ρ型第一阳极区域14内设置多个P+型第二阳极区域16。进而，在ρ +型第二阳极区域16的各者上设置硅化物层20。
[0106]其次，对本实施方式的MPS300的作用及效果进行说明。
[0107]图8是比较例的半导体装置的示意剖视图。比较例的半导体装置为MPS。
[0108]比较例的MPS900与本实施方式的MPS300的不同方面在于，在一个ρ型第一阳极区域14内设置一个P+型第二阳极区域16及一个硅化物层20。
[0109]比较例的MPS900例如与第一实施方式的MPS100相比，由于一个ρ型第一阳极区域14的宽度宽，故而来自ρ型第一阳极区域14的少量载子的注入得到促进，容易产生η型漂移层12的传导率调变。因此，能实现具备较高的浪涌电流耐受性的MPS。
[0110]然而，如果像MPS900那样具有宽度宽的硅化物层20，则形成硅化物层20时的体积膨胀所致的应力增大。因此，有MPS的逆向偏压时的漏电流增大的担忧。
[0111]本实施方式的MPS300的硅化物层20被分割，各自的宽度小。因此，形成硅化物层20时的体积膨胀所致的应力的影响减小。由此，实现漏电流小的MPS300。
[0112]另外，从抑制在阳极电极24的表面形成凸部、减少接合中产生的不良的观点来看，优选将η型漂移层12的表面(第一表面)与硅化物层20的表面(第二表面)的距离(差量)设为0.2 μπι以下。换句话说，优选SiC衬底10到第二表面的距离与SiC衬底10到第一表面的距离的差量为0.2 μπι以下。优选η型漂移层12的表面与硅化物层20的表面的距离(差量)为-0.1 μπι以上且0.1 μπι以下。而且，更优选变得平坦的O μπι。
[0113]根据本实施方式的MPS300，能够减少由硅化物层20引起的器件不良。而且，根据本实施方式的MPS300，能够实现高浪涌电流耐受性。而且，本实施方式的MPS300能够利用与第一实施方式相同的方法，同时形成多个P+型第二阳极区域16、以及设置在各个ρ +型第二阳极区域16上的硅化物层20。因此，容易制造MPS300。
[0114](第四实施方式)
[0115]本实施方式的半导体装置包括:η型SiC衬底；η型SiC层，设置在SiC衬底上，具有第一表面，且η型杂质浓度比SiC衬底低；ρ型第一 SiC区域，设置在SiC层的表面；ρ型第二 SiC区域，设置在第一 SiC区域内，且ρ型杂质浓度比第一 SiC区域高；多个硅化物层，设置在第二 SiC区域上，且在第二 SiC区域的相反侧具有第二表面；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
[0116]本实施方式的半导体装置的设置在一个ρ型第一 SiC区域内的ρ型第二 SiC区域为一个，除此以外与第三实施方式相同。因此，对于与第三实施方式重复的内容省略记述。
[0117]图9是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为MPS。
[0118]MPS400包含η+型阴极区域(SiC衬底)10、η型漂移层(SiC层)12、ρ型第一阳极区域(第一 SiC区域)14、P+型第二阳极区域(第二 SiC区域)16、P型保护环区域18、硅化物层20、场氧化膜22、阳极电极(第一电极)24、及阴极电极(第二电极)26。
[0119]在一个ρ型第一阳极区域14内设置一个P+型第二阳极区域16。而且，在一个ρ +型第二阳极区域16上设置多个硅化物层20。
[0120]关于本实施方式的MPS400，也实现与第三实施方式相同的作用及效果。
[0121]进而，与第三实施方式相比，由于ρ+型第二阳极区域16宽，故而来自ρ型第一阳极区域14的少量载子的注入得到促进，容易产生η型漂移层12的传导率调变。因此，能实现具备更尚的浪涌电流耐受性的MPS。
[0122]另外，从抑制在阳极电极24的表面形成凸部、减少接合中产生的不良的观点来看，优选将η型漂移层12的表面(第一表面)与硅化物层20的表面(第二表面)的距离设为0.2 μπι以下。换句话说，优选SiC衬底10到第二表面的距离与SiC衬底10到第一表面的距离的差量为0.2 μπι以下。优选η型漂移层12的表面与硅化物层20的表面的距离(差量)为-0.1 μπι以上且0.1 μπι以下。而且，更优选变得平坦的O μπι。
[0123]根据本实施方式的MPS400，能够减少由硅化物层20引起的器件不良。而且，根据本实施方式的MPS400，能够实现高浪涌电流耐受性。
[0124]对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例进行提示，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，能在不脱离发明主旨的范围内进行各种省略、替换、变更。例如，也可将一实施方式的构成要素替换或变更为另一实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨，并且包含在权利要求书所记载的发明及其均等的范围内。
[0125][符号的说明]
[0126]10 η+型阴极区域(SiC衬底)
[0127]12 η型漂移层(SiC层)
[0128]14 ρ型第一阳极区域(第一 SiC区域)
[0129]18 ρ+型第二阳极区域(第二 SiC区域)
[0130]20硅化物层
[0131]24阳极电极(第一电极)
[0132]26阴极电极(第二电极)
[0133]40第二侧壁(绝缘膜)
[0134]100 MPS (半导体装置)
[0135]200 MPS (半导体装置)
[0136]300 MPS (半导体装置)
[0137]400 MPS (半导体装置)
【主权项】
1.一种半导体装置，其特征在于具备: η型SiC衬底; η型SiC层，设置在所述SiC衬底上，具有第一表面，且η型杂质浓度比所述SiC衬底低； 多个P型第一 SiC区域，设置在所述SiC层的所述第一表面； 多个P型第二 SiC区域，设置在所述第一 SiC区域的各者之中，且P型杂质浓度比所述第一 SiC区域高； 多个硅化物层，设置在所述第二 SiC区域的各者之上，在所述第二 SiC区域的相反侧具有第二表面，且所述SiC衬底到所述第二表面的距离与所述SiC衬底到所述第一表面的距离的差量为0.2 μ??以下； 第一电极，与所述SiC层及所述硅化物层相接地设置；以及 第二电极，与所述SiC衬底相接地设置。2.根据权利要求1所述的半导体装置，其特征在于进而具备设置在所述硅化物层的侧面与所述第一 SiC区域之间的绝缘膜。3.根据权利要求1或2所述的半导体装置，其特征在于所述差量为-0.1 μπι以上且0.1 μm以下。4.根据权利要求1或2所述的半导体装置，其特征在于所述硅化物层为硅化镍层。5.根据权利要求2所述的半导体装置，其特征在于所述绝缘膜为氧化硅膜。6.一种半导体装置，其特征在于具备: η型SiC衬底; η型SiC层，设置在所述SiC衬底上，具有第一表面，且η型杂质浓度比所述SiC衬底低； P型第一 SiC区域，设置在所述SiC层的所述第一表面； 多个P型第二 SiC区域，设置在所述第一 SiC区域内，且P型杂质浓度比所述第一 SiC区域尚; 多个硅化物层，设置在所述第二 SiC区域的各者之上，且在所述第二 SiC区域的相反侧具有第二表面； 第一电极，与所述SiC层及所述硅化物层相接地设置；以及 第二电极，与所述SiC衬底相接地设置。7.根据权利要求6所述的半导体装置，其特征在于所述SiC衬底到所述第二表面的距离与所述SiC衬底到所述第一表面的距离的差量为0.2 μπι以下。8.根据权利要求7所述的半导体装置，其特征在于所述差量为-0.1 μ m以上且0.1 μ m以下。9.根据权利要求6至8中任一项所述的半导体装置，其特征在于所述硅化物层为硅化镍层。10.一种半导体装置，其特征在于具备: η型SiC衬底; η型SiC层，设置在所述SiC衬底上，具有第一表面，且η型杂质浓度比所述SiC衬底低； P型第一 SiC区域，设置在所述SiC层的所述第一表面； P型第二 SiC区域，设置在所述第一 SiC区域内，且P型杂质浓度比所述第一 SiC区域尚; 多个硅化物层，设置在所述第二 SiC区域上，且在所述第二 SiC区域的相反侧具有第二表面； 第一电极，与所述SiC层及所述硅化物层相接地设置；以及 第二电极，与所述SiC衬底相接地设置。11.根据权利要求10所述的半导体装置，其特征在于所述SiC衬底到所述第二表面的距离与所述SiC衬底到所述第一表面的距离的差量为0.2 μπι以下。12.根据权利要求11所述的半导体装置，其特征在于所述差量为-0.1 μπι以上且0.1 μm以下。13.根据权利要求10至12中任一项所述的半导体装置，其特征在于所述硅化物层为硅化镍层。14.一种半导体装置的制造方法，其特征在于: 在η型SiC层上形成第一掩膜材； 对所述第一掩膜材进行蚀刻而形成开口部； 以所述第一掩膜材为掩膜进行向所述SiC层内注入P型杂质的第一离子注入； 在所述第一掩膜材上形成膜厚未达所述开口部的宽度的一半的第二掩膜材； 对所述第二掩膜材进行蚀刻而在所述开口部的侧面形成侧壁； 以所述第一掩膜材及所述侧壁为掩膜对所述SiC层进行蚀刻而形成沟槽； 以所述第一掩膜材及所述侧壁为掩膜进行向所述SiC层内注入P型杂质的第二离子注入； 在所述SiC层上形成第一金属膜； 通过热处理使所述第一金属膜与所述SiC层进行反应而形成硅化物层； 将未反应的所述第一金属膜去除； 将所述第一掩膜材及所述侧壁去除；並且 在所述SiC层及所述硅化物层上形成第二金属膜。15.根据权利要求14所述的半导体装置的制造方法，其特征在于所述金属膜为镍膜。16.一种半导体装置的制造方法，其特征在于: 在η型SiC层上形成第一掩膜材； 对所述第一掩膜材进行蚀刻而形成开口部； 以所述第一掩膜材为掩膜对所述SiC层进行蚀刻而形成沟槽； 以所述第一掩膜材为掩膜进行向所述SiC层内注入P型杂质的第一离子注入； 在所述第一掩膜材上形成膜厚未达所述开口部的宽度的一半的第二掩膜材； 对所述第二掩膜材进行蚀刻而在所述开口部的侧面形成第一侧壁； 以所述第一掩膜材及所述第一侧壁为掩膜进行向所述SiC层内注入P型杂质的第二离子注入； 在所述SiC层上形成第一金属膜； 通过热处理使所述第一金属膜与所述SiC层进行反应而形成硅化物层； 将未反应的所述第一金属膜去除； 将所述第一掩膜材及所述第一侧壁的一部分去除，而在所述沟槽的侧面形成第二侧壁；並且 在所述SiC层及所述硅化物层上形成第二金属膜。17.根据权利要求16所述的半导体装置的制造方法，其特征在于所述第一金属膜为镍膜。
【文档编号】H01L29/06GK105990456SQ201510556172
【公开日】2016年10月5日
【申请日】2015年9月2日
【发明人】大田刚志, 堀阳, 堀阳一, 山下敦子
【申请人】株式会社东芝