半导体受光元件的制作方法
【专利摘要】得到一种半导体受光元件，其能够兼顾高速响应性和抑制元件劣化。在衬底(1)之上依次层叠有p型导电层(2)、光吸收层(3)、倍增层(5)以及n型InP窗层(7)，该光吸收层(3)具有比入射光小的带隙，该倍增层(5)进行雪崩倍增。n型导电层(8)形成在n型InP窗层(7)的一部分区域之上。第一p型导电区域(11)形成在n型InP窗层(7)之中未与n型导电层(8)接触的区域。第一p型导电区域(11)未到达至倍增层(5)，未与能够从外部供电的电极接触。
【专利说明】
半导体受光元件
技术领域
[0001]本发明涉及在光纤通信等中使用的半导体受光元件。
【背景技术】
[0002]半导体受光元件的构造大致区分为以下几种，S卩:表面入射型，使光从半导体衬底之上的外延生长层的表面侧入射;端面入射型，使光从外延生长层的侧面入射；以及背面入射型，从半导体衬底侧入射。
[0003]通常，半导体受光元件只能在构建于构造内的pn结的区域得到受光灵敏度，其尺寸越大则越容易进行光的对准，安装性良好。另一方面，如果Pn结变大则元件电容增加，时间常数变大，因此在高速响应性的方面不利。
[0004]在所述的受光元件的构造之中，由于背面入射型构造容易降低寄生电容，因此能够相应程度地增大pn结，易于兼顾安装的容易性和通过降低元件电容而实现的高速动作化。因此，特别是对于大于或等于1Gbps的高速通信用途，背面入射型构造成为了通常的构造。
[0005]另外，许多情况下，半导体受光元件是在成膜于η型衬底或者半绝缘性衬底之上的η型导电层之上依次层叠未掺杂光吸收层、P型导电区域而进行制造的。在半导体受光元件中，大部分的载流子是在光吸收层之中接近光入射面的部位产生的。因此，在通常的背面入射型受光元件中，在光吸收层的接近衬底的一侧大量产生载流子。这种情况下，漂移速度慢的空穴以大致光吸收层厚度的跨度进行漂移而移动至P型导电区域，因此载流子的移动费时，高速响应性恶化。
[0006]为了解决该问题，想到了如下结构的背面入射型受光元件，S卩，在半绝缘性衬底之上形成有P型导电层，在其上形成有未掺杂光吸收层、η型导电层(例如，参照专利文献1、2)。通过采用该构造，在光吸收层的接近衬底的一侧大量产生的空穴向衬底侧漂移，因此移动距离变短，高速响应性提高。另外，还想到了Aro的例子，该AH)具有未与电极连接的浮置状态的保护环(例如，参照专利文献3-5)。
[0007]专利文献I:日本专利第5327892号公报
[0008]专利文献2:日本专利第5497686号公报
[0009]专利文献3:日本特开2008-021725号公报
[0010]专利文献4:日本特开平10-284754号公报
[0011]专利文献5:日本特开2012-054478号公报
[0012]在将P型导电层形成在衬底侧的背面入射型半导体受光元件中，通过将η型导电层的一部分蚀刻去除，从而决定了被施加电场的pn结的尺寸，但为了取得该电场收缩效果，需要对蚀刻后的η型导电层下部的层的层厚进行薄膜化。因此，对在外延层表面露出的η型导电层进行蚀刻后的角的部分会变得接近被施加有高电场的倍增层。由此，存在下述问题，即，电场集中于角处，可能导致由漏电流引起的元件的劣化。
【发明内容】
[0013]本发明就是为了解决上述课题而提出的，其目的在于，得到一种能够兼顾高速响应性和抑制元件劣化的半导体受光元件。
[0014]本发明的特征在于，具有:衬底；在所述衬底之上依次层叠的P型导电层、光吸收层、倍增层以及η型窗层，该光吸收层具有比入射光小的带隙，该倍增层进行雪崩倍增;η型导电层，其形成在所述η型窗层的一部分区域之上；以及第一P型导电区域，其形成在所述η型窗层之中未与所述η型导电层接触的区域，未到达至所述倍增层，未与能够从外部供电的电极接触。
[0015]发明的效果
[0016]在本发明中，通过将P型导电层形成在衬底侧，从而提高高速响应性。并且，通过在η型窗层的一部分形成第一 P型导电区域，从而能够降低表面附近的电场强度，抑制元件劣化。
【附图说明】
[0017]图1是表示本发明的实施方式I涉及的半导体受光元件的剖视图。
[0018]图2是表示对比例涉及的半导体受光元件的剖视图。
[0019]图3是表示对比例中的相对于η型窗层的厚度的、光吸收层的中心部与外周部的电场强度差的图。
[0020]图4是表示对比例中的相对于η型窗层的厚度的、η型接触层的角的电场强度的图。
[0021]图5是表示实施方式I中的相对于η型窗层的厚度的、光吸收层的中心部与外周部的电场强度差的图。
[0022]图6是表示实施方式I中的相对于η型窗层的厚度的、η型接触层的角的电场强度的图。
[0023]图7是表示本发明的实施方式2涉及的半导体受光元件的剖视图。
[0024]图8是表示本发明的实施方式3涉及的半导体受光元件的剖视图。
[0025]图9是表示本发明的实施方式4涉及的半导体受光元件的剖视图。
[0026]图10是表示本发明的实施方式5涉及的半导体受光元件的剖视图。
[0027]标号的说明
[0028]I半绝缘性InP衬底(衬底)，2 P型InGaAsP接触层(ρ型导电层)，3 InGaAs光吸收层(光吸收层)，5 AlInAs倍增层(倍增层)，6 η型AlInAs电场缓和层(η型电场缓和层)，7 η型InP窗层(η型窗层)，11 P型导电区域(第一P型导电区域)，12 P型导电区域(第二P型导电区域)
【具体实施方式】
[0029]参照附图，对本发明的实施方式涉及的半导体受光元件进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
[0030]实施方式1.
[0031]图1是表示本发明的实施方式I涉及的半导体受光元件的剖视图。在半绝缘性InP衬底I之上依次层叠有P型InGaAsP接触层2、InGaAs光吸收层3、p型InP电场缓和层4、AlInAs倍增层5、n型AlInAs电场缓和层6以及η型InP窗层7，该InGaAs光吸收层3具有比入射光小的带隙，该AlInAs倍增层5进行雪崩倍增。
[0032]η型InGaAsP接触层8形成在η型InP窗层7的一部分区域之上。η型电极9以与η型InGaAsP接触层8的至少一部分接触的方式形成。ρ型电极10以与接触层2的至少一部分接触的方式形成。
[0033]为了决定pn结尺寸，将η型InGaAsP接触层8的一部分蚀刻去除，露出了η型InP窗层
7的外周区域。在该η型InP窗层7之中未与η型InGaAsP接触层8接触的区域形成有ρ型导电区域11 型导电区域11未到达至Al InAs倍增层5及η型Al InAs电场缓和层6，未与能够从外部供电的电极接触。
[0034]此外，各外延层的侧面、上表面也可以由SiN等钝化膜覆盖。光吸收层只要是相对于入射光来说带隙较小的材料即可，也可以是InGaAsP等而非InGaAs。关于窗层，只要是相对于入射光来说带隙较大的材料即可，也可以使用AlInAs、AlGaInAs、InGaAsP等，另外，关于接触层，也可以使用InGaAs等。关于电场缓和层，也可以使用InP、Al InAs。只要能够得到动作所需的特性，则各层可以使用任意材料，说明中所用的材料并非是对范围进行限定。另外，P型导电区域11的制法也不特别地限定，可以利用热扩散、离子注入等方法形成。
[0035]与对比例进行比较而说明本实施方式的效果。图2是表示对比例涉及的半导体受光元件的剖视图。在对比例中，未形成P型导电区域11。另外，为了作为高速动作用雪崩光电二极管而进行动作，需要将电场收缩至仅在η型InGaAsP接触层8下部，在对比例的情况下，通过使η型InP窗层7薄膜化，使被施加高电场的Al InAs倍增层5与η型InGaAsP接触层8接近，从而进行电场收缩。
[0036]图3是表示对比例中的相对于η型窗层的厚度的、光吸收层的中心部与外周部的电场强度差的图。该电场强度差越大，则越是将电场封闭在InGaAs光吸收层3的内部，可知为了将电场封闭为仅在η型InGaAsP接触层8的下部，需要使η型InP窗层7的厚度大致小于或等于0.2ym0
[0037 ]图4是表示对比例中的相对于η型窗层的厚度的、η型接触层的角的电场强度的图。在雪崩光电二极管动作时，在Al InAs倍增层5施加有约大于或等于600kV/cm的高电场，在将η型InP窗层7进行了薄膜化的情况下，成为在η型InGaAsP接触层8的角部施加了约大于或等于200kV/cm的高电场的状态，可知由漏电流等造成元件劣化的可能性高。
[0038]另一方面，在本实施方式中，在η型InP窗层7的一部分形成ρ型导电区域11，从而由于η型InP窗层7和ρ型导电区域11的界面处的内建电位，电场不扩展至ρ型导电区域11侧，而是沿垂直方向扩展。从而，能够利用P型导电区域11将电场收缩至仅在η型InGaAsP接触层8下部。因此，能够使η型InP窗层7的厚度与对比例相比变厚。但是，由于ρ型导电区域11越远离η型InGaAsP接触层8，则电场收缩效果越弱，因此优选两者的距离小于或等于3μπι。
[0039]图5是表示实施方式I中的相对于η型窗层的厚度的、光吸收层的中心部与外周部的电场强度差的图。可知即便使η型InP窗层7变厚，也将电场封闭在InGaAs光吸收层3的中心。
[0040]图6是表示实施方式I中的相对于η型窗层的厚度的、η型接触层的角的电场强度的图。例如在将11型InP窗层7的厚度设成了0.5μηι的情况下，11型InGaAsP接触层8的角的电场强度能够降低至约130kV/cm的程度。
[0041]如上所述，在本实施方式中，通过将ρ型导电层形成在衬底侧，从而提高高速响应性。并且，通过在η型InP窗层7的一部分形成ρ型导电区域11，从而能够降低表面附近的电场强度，抑制元件劣化。
[0042]此外，本实施方式与专利文献3?5的保护环在以下几处不同。在专利文献3、4中，在制作于η型衬底之上的ρ型受光部的周围形成有ρ型保护环，成为对受光部施加了反向偏置的状态。在该构造中将P型与η型互换而将ρ型层形成在衬底侧的情况下，变为将保护环以η型形成，不能取得与通过ρ型区域进行电流收缩的本实施方式相同的效果。另外，在专利文献5中通过利用离子注入实现的惰化等对受光区域周边进行了加工，构造与形成未到达至η型电场缓和层的P型区域的本实施方式不同。
[0043]实施方式2.
[0044]图7是表示本发明的实施方式2涉及的半导体受光元件的剖视图。在本实施方式中，P型导电区域12在P型导电区域11的外侧形成于η型InP窗层7。？型导电区域12形成为到达Al InAs倍增层5的紧上方，但未到达至Al InAs倍增层5，未与能够从外部供电的电极接触。其他的结构与实施方式I相同。
[0045]通过形成ρ型导电区域12，除了实施方式I的效果以外，还能够降低AlInAs倍增层5的端部的电场强度，能够进一步实现可靠性的提高。此外，在将P型导电区域11形成为到达AlInAs倍增层5的紧上方的情况下，由于电场集中于ρ型导电区域11的角，因此可能会发生元件劣化。因此，如本实施方式这样地使P型导电区域的深度成为2个等级是有效的。
[0046]实施方式3.
[0047]图8是表示本发明的实施方式3涉及的半导体受光元件的剖视图。在本实施方式中，P型导电区域11、12相连。如果这样使P型导电区域的深度成为2个等级，则即使不将它们分开，也能够与实施方式2取得同样的效果。
[0048]实施方式4.
[0049]图9是表示本发明的实施方式4涉及的半导体受光元件的剖视图。在本实施方式中，P型导电区域11形成为到达η型InP窗层7的外端。其他的结构与实施方式I相同。这种情况下也能够与实施方式I取得同样的效果。此外，在实施方式2、3中，ρ型导电区域11也能够形成为到达η型InP窗层7的外端，能够取得同样的效果。
[0050]实施方式5.
[0051]图10是表示本发明的实施方式5涉及的半导体受光元件的剖视图。在实施方式I中，η型AlInAs电场缓和层6形成在AlInAs倍增层5与η型InP窗层7之间，但在本实施方式中不存在η型Al InAs电场缓和层6。其他的结构与实施方式I相同。这种情况下也能够与实施方式I取得同样的效果。此外，在实施方式2?4中，也能够省略η型AlInAs电场缓和层6，能够取得同样的效果。
【主权项】
1.一种半导体受光元件，其特征在于，具有: 衬底； 在所述衬底之上依次层叠的P型导电层、光吸收层、倍增层以及η型窗层，该光吸收层具有比入射光小的带隙，该倍增层进行雪崩倍增； η型导电层，其形成在所述η型窗层的一部分区域之上；以及 第一 P型导电区域，其形成在所述η型窗层之中未与所述η型导电层接触的区域，未到达至所述倍增层，未与能够从外部供电的电极接触。2.根据权利要求1所述的半导体受光元件，其特征在于， 还具有η型电场缓和层，该η型电场缓和层形成在所述倍增层与所述η型窗层之间， 所述第一 P型导电区域未到达至所述η型电场缓和层。3.根据权利要求1或2所述的半导体受光元件，其特征在于， 还具有第二 P型导电区域，该第二 P型导电区域在所述第一 P型导电区域的外侧形成于所述η型窗层，未到达至所述倍增层，未与能够从外部供电的电极接触。4.根据权利要求3所述的半导体受光元件，其特征在于， 所述第一及第二 P型导电区域相连。5.根据权利要求1或2所述的半导体受光元件，其特征在于， 所述第一 P型导电区域形成为到达所述η型窗层的外端。
【文档编号】H01L31/107GK105990464SQ201610169108
【公开日】2016年10月5日
【申请日】2016年3月23日
【发明人】竹村亮太, 中路雅晴, 山路和树
【申请人】三菱电机株式会社