薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置的制造方法
【专利摘要】薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置。该薄膜晶体管的制备方法包括：在形成有半导体层的衬底基板上形成具有均匀厚度的第一光刻胶图案；以所述第一光刻胶图案为掩膜对所述半导体层进行重掺杂，以形成源极重掺杂区和漏极重掺杂区；对所述第一光刻胶图案进行灰化处理，得到均匀厚度的第二光刻胶图案；以所述第二光刻胶图案为掩膜对所述半导体层进行轻掺杂，以形成沟道区、源极轻掺杂区和漏极轻掺杂区。该方法可以充分地利用光刻胶，精确高效控制源极轻掺杂区、漏极轻掺杂区的关键尺寸，保证产品的均一性。
【专利说明】
薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
技术领域
[0001]本发明的实施例涉及一种薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置。
【背景技术】
[0002]LTPS(Low Temperature Poly-Silicon，低温多晶娃)薄膜晶体管(Thin FilmTransistor, TFT)在显示产品(例如:手机、手表、平板电脑等)中的应用非常广泛。LTPS技术可以通过对多晶硅半导体层进行掺杂的方法形成高迀移率的多晶硅半导体层，使显示屏具有高分辨率、高开口率、高反应速度和低功耗等优点。
[0003]由于多晶娃的晶格排列整齐，在LTPS的电子迀移率提升的同时，电子在其内部受到的阻抗较小，易导致由多晶硅形成的薄膜晶体管在关闭状态下出现严重的漏电流现象，从而影响多晶硅半导体TFT的正常使用。为了抑制多晶硅半导体TFT的漏电流现象，一般采用对TFT的源极、漏极进行轻掺杂处理的方法。但是，由于源极、漏极的轻掺杂区的关键尺寸较难控制，会导致产品的均一性降低，降低产品良率。除此之外，这样会使得TFT的制备工艺步骤增加，增加生产成本。
【发明内容】
[0004]本发明至少一实施例提供一种薄膜晶体管的制备方法、阵列基板的制备方法、阵列基板及显示装置。相比于通常的工艺，该薄膜晶体管的制备方法可以充分地利用光刻胶，精确高效地控制源极轻掺杂区、漏极轻掺杂区的关键尺寸，保证产品的均一性，从而解决产品漏电流的问题，除此之外，还可以减少薄膜晶体管的制备工艺步骤，缩短生产时间，降低生广成本，提尚广品良率。
[0005]本发明至少一实施例提供一种薄膜晶体管的制备方法，包括:在形成有半导体层的衬底基板上形成具有均匀厚度的第一光刻胶图案；以所述第一光刻胶图案为掩膜对所述半导体层进行重掺杂，以形成源极重掺杂区和漏极重掺杂区；对所述第一光刻胶图案进行灰化处理，得到均匀厚度的第二光刻胶图案；以所述第二光刻胶图案为掩膜对所述半导体层进行轻掺杂，以形成沟道区、源极轻掺杂区和漏极轻掺杂区。
[0006]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，形成所述半导体层的步骤包括:在所述衬底基板上沉积半导体层薄膜，在所述半导体层薄膜上涂覆光刻胶，并对所述光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，以形成第三光刻胶图案和光刻胶去除区；以所述第三光刻胶图案为掩膜对所述半导体层薄膜进行构图以在所述第三光刻胶图案对应的区域形成半导体层。
[0007]例如，本发明一实施例提供的薄膜晶体管的制备方法，在形成所述沟道区之前，还包括:对所述第二光刻胶图案进行多次灰化处理，每次灰化处理后形成新的所述第二光刻胶图案;每次以新的所述第二光刻胶图案为掩膜对所述半导体层进行轻掺杂离子注入工艺，形成多个所述源极轻掺杂区和多个所述漏极轻掺杂区的图案。
[0008]例如，本发明一实施例提供的薄膜晶体管的制备方法，还包括在形成所述沟道区之前，还包括:对所述第一光刻胶图案进行多次灰化处理，每次灰化处理后形成新的所述第一光刻胶图案;每次以新的所述第一光刻胶图案为掩膜对所述半导体层进行重掺杂离子注入工艺，形成多个所述源极重掺杂区和多个所述漏极重掺杂区的图案，由此，以所述沟道区为中心向边缘掺杂离子的含量逐渐变大。
[0009]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述第三光刻胶图案包括厚度依次减小的第一厚度光刻胶和第二厚度光刻胶，所述第二厚度光刻胶位于所述第一厚度光刻胶的两侧。
[0010]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，对所述第三光刻胶图案进行灰化处理包括去除所述第二厚度光刻胶并减薄所述第一厚度光刻胶，以形成所述具有均匀厚度的第一光刻胶图案。
[0011]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，对所述第一光刻胶图案进行灰化处理包括减薄、减窄所述第一光刻胶图案，以形成所述第二光刻胶图案。
[0012]例如，在本发明一实施例提供的薄膜晶体管的制备方法，包括在所述衬底基板上沉积所述半导体层薄膜之后，在所述半导体层薄膜上涂覆光刻胶之前对所述半导体层薄膜掺杂，以使所述沟道区也被掺杂。
[0013]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，采用多色调掩膜板对所述光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，所述多色调掩膜板包括半色调掩膜板和灰色调掩膜板。
[0014]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述薄膜晶体管为底栅型薄膜晶体管或顶栅型薄膜晶体管。
[0015]例如，在本发明一实施例提供的薄膜晶体管的制备方法，对于所述底栅型薄膜晶体管，在形成所述半导体层的图案之前还包括形成栅极和第一缓冲层的步骤，其中，所述第一缓冲层位于所述栅极和所述半导体层之间。
[0016]例如，在本发明一实施例提供的薄膜晶体管的制备方法，对于所述顶栅型薄膜晶体管，在形成所述半导体层的图案之前还包括形成遮挡层和第二缓冲层的步骤，其中，所述第二缓冲层位于所述遮挡层和所述半导体层之间。
[0017]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述沟道区在所述衬底基板上的垂直投影位于所述遮挡层在所述衬底基板上的垂直投影内或与所述遮挡层在所述衬底基板上的垂直投影重合。
[0018]例如，在本发明一实施例提供的薄膜晶体管的制备方法中，在所述重掺杂和所述轻掺杂中的掺杂离子为磷离子或硼离子。
[0019]本发明至少一实施例提供一种阵列基板的制备方法，包括上述实施例中的薄膜晶体管的制备方法。
[0020]本发明至少一实施例提供一种阵列基板，包括:衬底基板;设置在所述衬底基板上的半导体层;其中，所述半导体层包括源极重掺杂区、漏极重掺杂区、源极轻掺杂区、漏极轻掺杂区和沟道掺杂区。
[0021]本发明至少一实施例提供一种显示装置，包括上述实施例中的阵列基板。
【附图说明】
[0022]为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
[0023]图1为本发明一实施例提供的一种薄膜晶体管制备方法的工艺流程图；
[0024]图2a_2i为本发明一实施例提供的一种底栅型薄膜晶体管制备方法的工艺流程示意图；
[0025]图3a_3h为本发明一实施例提供的一种底栅型薄膜晶体管的另一制备方法的工艺流程示意图；
[0026]图4为本发明一实施例提供的阵列基板的截面结构示意图；
[0027]图5为本发明一实施例提供的又一阵列基板的截面结构示意图。
[0028]附图标记:
[0029]201-衬底基板;202-栅极;203-第一缓冲层；204-半导体层薄膜;2041-半导体层；205-第三光刻胶图案；2051-第一厚度光刻胶；2052-第二厚度光刻胶；206-第一光刻胶图案;207-第二光刻胶图案；2081-源极重掺杂区；2091-漏极重掺杂区；2082-源极轻掺杂区；2092-漏极轻掺杂区；210-沟道区；211-平坦层;212-公共电极213-像素电极;214-绝缘层；215-过孔结构;302-遮挡层;303-第二缓冲层。
【具体实施方式】
[0030]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0031]除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
[0032]通常，在LTPS(Low Temperature Poly-Silicon，低温多晶娃)工艺技术中，对栅极进行多次刻蚀来作为掩膜对半导体层进行逐步掺杂。该低温多晶硅工艺通常在600°C以下来使得非晶硅结晶从而得到多晶硅。对于由多晶硅形成的有源层，除沟道区域外其他位置的掺杂都需要穿过形成在有源层之上的绝缘层(例如栅绝缘层)，才能实现掺杂，这样会浪费掺杂物料以及增加能耗，另外，栅绝缘层受到离子注入能力的限制，不能制作得太厚。但是，如果栅绝缘层制作的较薄，则栅绝缘层也易受到成膜条件和掺杂的影响而造成亮点不良。除此之外，该方法也仅仅适用于顶栅型薄膜晶体管的制备。
[0033]本公开的发明人注意到，先以光刻胶图案作为掩膜对半导体层薄膜进行构图形成半导体层，再对光刻胶进行逐步灰化处理形成相应的光刻胶图案，用每次灰化处理后形成的光刻胶图案作为遮挡掩膜对半导体层进行逐步掺杂，这样只需要涂覆一次光刻胶薄膜，可以减少工艺步骤，缩短生产时间，降低生产成本，可以对光刻胶进行高效地应用，对均匀厚度的光刻胶图案进行灰化处理，然后以均匀厚度的光刻胶图案作为掩膜，可以提高掺杂的精确度，提尚广品质量。
[0034]本发明至少一实施例提供一种薄膜晶体管的制备方法，包括:在形成有半导体层的衬底基板上形成具有均匀厚度的第一光刻胶图案；以第一光刻胶图案为掩膜对半导体层进行重掺杂，以形成源极重掺杂区和漏极重掺杂区；对第一光刻胶图案进行灰化处理，得到均匀厚度的第二光刻胶图案；以第二光刻胶图案为掩膜对半导体层进行轻掺杂，以形成沟道区、源极轻掺杂区和漏极轻掺杂区。
[0035]本公开中的“半曝光工艺”指的是使用例如灰色调掩模板或半色调掩模板对光刻胶层曝光，灰色调掩模板或半色调掩模板包括位于完全透光区域和非透光区域之间、部分透光的灰色区域或半色调区域，被灰色区域或半色调区域曝光的光刻胶区域被称为半曝光区域。
[0036]在本发明中只需要涂覆一次光刻胶，以光刻胶为掩膜对半导体层薄膜进行构图形成半导体层，然后对光刻胶进行逐步灰化处理形成相应的光刻胶图案，用每次灰化处理后形成的光刻胶图案作为遮挡掩膜对半导体层进行逐步掺杂，这样可以简化工艺步骤、降低生产成本，同时可以准确地控制源极、漏极轻掺杂区的关键尺寸，提高产品的均一性。可以避免先依次形成栅绝缘层和栅极，然后以栅极作为遮挡掩膜对半导体层进行掺杂的现象，可以节约掺杂物料，提高掺杂的效率。另外，也消除了由于成膜条件和掺杂的影响而导致的栅绝缘层的亮点不良的现象，提高了产品良率，可用于制备顶栅型薄膜晶体管或底栅型薄膜晶体管，具有更大的适用范围。
[0037]下面通过几个实施例进行说明。
[0038]实施例一
[0039]本实施例提供一种薄膜晶体管的制备方法。例如，图1为本实施例提供的一种薄膜晶体管制备方法的工艺流程图。包括:
[0040]步骤101:在形成有半导体层的衬底基板上形成具有均匀厚度的第一光刻胶图案；
[0041]步骤102:以第一光刻胶图案为掩膜对半导体层进行重掺杂，以形成源极重掺杂区和漏极重掺杂区；
[0042]步骤103:对第一光刻胶图案进行灰化处理，得到均匀厚度的第二光刻胶图案；
[0043]步骤104:以第二光刻胶图案为掩膜对半导体层进行轻掺杂，以形成沟道区源极轻惨杂区和漏极轻惨杂区。
[0044]例如，为了更清楚地说明薄膜晶体管的制备过程，图2a_2i给出了本发明一实施例提供的一种底栅型薄膜晶体管制备方法的工艺流程示意图。
[0045]如图2a所示，提供一衬底基板201，在衬底基板201上依次形成栅极202和第一缓冲层 203。
[0046]例如，该衬底基板201可以为玻璃基板、石英基板、或其他基板。
[0047]例如，栅极202的形成过程包括:采用气相沉积法、磁控溅射法和真空蒸镀法等在衬底基板201上沉积一层栅极金属薄膜，该栅极金属薄膜的材料为选自钛、钽、铜、铝、钼、铬中的一种或多种，或以上金属任意组合形成的合金中的一种或多种。例如，栅极金属薄膜可为单层或多层结构，相应地，形成的栅极可为单层或多层结构。在栅极金属薄膜上待形成栅极图案的位置形成光刻胶图案(未示出)，用光刻胶图案作为掩膜对栅极金属薄膜进行刻蚀，形成栅极202的图案，并剥离光刻胶。
[0048]例如，在衬底基板201和栅极202上形成第一缓冲层203，例如可采用化学气相沉积的方法，但不限于此方法。例如该第一缓冲层203的材料包括氮化硅(SiNx)、氧化硅(S1x)、氮氧化硅(SiNxOy)中的一种或多种。该第一缓冲层203既可以作为栅极202的栅绝缘层，也可以为待形成的沟道区遮光。由此，可以减少栅绝缘层的制备，缩短制备时间，降低生产成本，提尚广品的质量。
[0049]例如，如图2b所示，在第一缓冲层203上沉积半导体层薄膜204，对半导体层薄膜204进行掺杂后再涂覆光刻胶进行构图，这样待形成的沟道区也被掺杂。例如，采用掺杂工艺对半导体层薄膜204进行阈值电压(threshoId voltage，Vth)调整。例如，该阈值电压调整的掺杂工艺可以为对半导体层薄膜204进行硼离子或磷离子的掺杂注入工艺。
[0050]例如，可采用等离子体增强化学气相沉积法在第一缓冲层203上形成非晶硅(a-Si)薄膜。对非晶硅(a-Si)薄膜进行激光退火工艺使非晶硅(a-Si)转变为多晶硅(p-Si)。例如，该激光退火工艺可以采用准分子激光退火工艺。
[0051]例如，如图2c所示，在半导体层薄膜上涂覆光刻胶(未示出)，并对光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，以形成第三光刻胶图案205和光刻胶去除区。第三光刻胶图案205包括厚度依次减小的第一厚度光刻胶2051和第二厚度光刻胶2052，第二厚度光刻胶2052位于第一厚度光刻胶2051的两侧。
[0052]例如，如图2d所示，以第三光刻胶图案205为掩膜对半导体层薄膜204进行构图以在第三光刻胶图案对应的区域形成半导体层2041。第一厚度光刻胶2051对应于半导体层2041的图案中待形成沟道区(图中未示出，参见2i)和待形成源极轻掺杂区(图中未示出，参见2i)和待形成漏极轻掺杂区(图中未示出，参见2i)的区域;第二厚度光刻胶2052对应于待形成源极重掺杂区(图中未示出，参见2i)和待形成漏极重掺杂区(图中未示出，参见2i)的区域。然后再对第一光刻胶图案进行灰化处理，形成新的光刻胶图案，以新的光刻胶图案作为遮挡掩膜对半导体层进行离子注入，实现了对光刻胶的高效利用。
[0053]例如，如图2e所示，对第三光刻胶图案205进行灰化处理包括去除第二厚度光刻胶2052，并减薄、减窄第一厚度光刻胶2051，以形成均匀厚度的第一光刻胶图案206。
[0054]例如，如图2f所示，以第一光刻胶图案206为阻挡掩膜对半导体层进行η型重掺杂离子注入工艺，以形成源极重掺杂区2081和漏极重掺杂区2091的图案。例如，注入的离子可以为磷离子。
[0055]例如，如图2g所示，对第一光刻胶图案206进行灰化处理包括减薄、减窄第二光刻胶图案206，以形成第二光刻胶图案207。
[0056]例如，如图2h所示，以第二光刻胶图案207为掩膜对半导体层2041进行η型轻掺杂离子注入工艺，形成源极轻掺杂区2082和漏极轻掺杂区2092的图案。例如，注入的离子可以为磷呙子。
[0057]例如，在形成沟道区210之前包括对第二光刻胶图案207进行多次灰化处理，每次灰化处理后形成新的第二光刻胶图案207;每次以新的第二光刻胶图案207为掩膜对半导体层2041进行轻掺杂离子注入工艺，形成多个源极轻掺杂区2082和多个漏极轻掺杂区2092的图案。由此，以沟道区210为中心向边缘掺杂离子的含量逐渐变大。
[0058]需要说明的是，灰化过程的精确控制包括:检测光刻胶的厚度，设定灰化的功率和时间，然后通过计算光刻胶的灰化量进行精确控制。
[0059]例如，如图2i所示，去除第二光刻胶，形成沟道区210。
[0060]例如，对于顶栅型薄膜晶体管，在形成半导体层的图案之前还包括形成遮挡层和第二缓冲层的步骤来分别取代形成栅极202和第一缓冲层203的步骤。形成遮挡层采用的方法、材料与形成栅极202采用的方法、材料一致;形成第二缓冲层采用的方法、材料与形成第一缓冲层203采用的方法、材料一致;其中，第二缓冲层位于遮挡层和半导体层之间。除此之夕卜，对源漏电极进行掺杂处理后，还需要在形成有源、漏电极的衬底基板上形成栅绝缘层和栅极。
[0061 ] 实施例二
[0062]本实施例提供一种薄膜晶体管的制备方法。图3a_3h给出了本发明一实施例提供的一种底栅型薄膜晶体管的另一制备方法的工艺流程示意图。
[0063]例如，如图3a所示，在第一缓冲层203上沉积半导体层薄膜204，对半导体层薄膜204进行掺杂后再涂覆光刻胶进行构图，这样待形成的沟道区也被掺杂。例如，采用掺杂工艺对半导体层薄膜204进行阈值电压(thresho Id vol tage，Vth)调整。例如，该阈值电压调整的掺杂工艺可以为对半导体层薄膜204进行硼离子或磷离子的掺杂注入工艺。
[0064]例如，如图3b所示，在半导体层薄膜上涂覆光刻胶(未示出)，并对光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，以形成第三光刻胶图案205和光刻胶去除区。第三光刻胶图案205为厚度基本均匀的光刻胶。
[0065]例如，如图3c所示，以第三光刻胶图案205为掩膜对半导体层薄膜204进行构图以在第三光刻胶图案205对应的区域形成半导体层2041。然后再对第三光刻胶图案进行灰化处理，形成新的光刻胶图案，以新的光刻胶图案作为遮挡掩膜对半导体层进行离子注入，实现了对光刻胶的高效利用。
[0066]例如，如图3d所示，对第三光刻胶图案205进行灰化处理包括减薄、减窄第三光刻胶图案205，以形成第一光刻胶图案206。
[0067]例如，如图3e所示，以第一光刻胶图案206为阻挡掩膜对半导体层进行η型重掺杂离子注入工艺，以形成源极重掺杂区2081和漏极重掺杂区2091的图案。例如，注入的离子可以为磷离子。
[0068]例如，如图3f所不，对第一光刻胶图案206进行灰化处理包括减薄、减窄第一光刻胶图案206，以形成第二光刻胶图案207。
[0069]例如，如图3g所示，以第二光刻胶图案207为掩膜对半导体层2041进行η型轻掺杂离子注入工艺，形成源极轻掺杂区2082和漏极轻掺杂区2092的图案。例如，注入的离子可以为磷呙子。
[0070]例如，在形成沟道区210(未示出，参见3h)之前包括对第一光刻胶图案206进行多次灰化处理，每次灰化处理后形成新的第一光刻胶图案206;每次以新的第一光刻胶图案206为掩膜对半导体层2041进行重掺杂离子注入工艺，形成多个源极重掺杂区2081和多个漏极重掺杂区2091的图案。
[0071]例如，在形成沟道区210(未示出，参见3h)之前包括对第二光刻胶图案207进行多次灰化处理，每次灰化处理后形成新的第二光刻胶图案207;每次以新的第二光刻胶图案207为掩膜对半导体层2041进行轻掺杂离子注入工艺，形成多个源极轻掺杂区2082和多个漏极轻掺杂区2092的图案。由此，以沟道区210(未示出，参见3h)为中心向边缘掺杂离子的含量逐渐变大。
[0072]例如，如图3h所示，去除第二光刻胶，形成沟道区210。
[0073]需要说明的是，形成半导体层的步骤也可以与掺杂的过程分开设计，因此，形成光刻胶的过程可以通过全曝光的方式形成。
[0074]在本实施例中，通过对光刻胶图案进行逐步灰化，然后以逐步灰化的光刻胶为掩膜对半导体层进行离子注入逐步掺杂，由此，源极、漏极重掺杂区与相应的源极、漏极轻掺杂区逐步平缓过渡，以沟道区为中心向边缘掺杂离子的含量逐渐变大。
[0075]例如，对于顶栅型薄膜晶体管，在形成半导体层的图案之前还包括形成遮挡层和第二缓冲层的步骤来分别取代形成栅极202和第一缓冲层203的步骤。形成遮挡层采用的方法、材料与形成栅极202采用的方法、材料一致;形成第二缓冲层采用的方法、材料与形成第一缓冲层203采用的方法、材料一致;其中，第二缓冲层位于遮挡层和半导体层之间。除此之夕卜，对源、漏电极进行掺杂处理后，还需要在形成有源、漏电极的衬底基板上形成栅绝缘层和栅极。
[0076]实施例三
[0077]本实施例提供一种阵列基板的制备方法，包括实施例一和实施例二中的薄膜晶体管的制备方法。图4为采用本实施例提供的阵列基板的制备方法制备的一种阵列基板的截面结构示意图。
[0078]例如，示例性地，以实施例一中形成的底栅型的薄膜晶体管为基础。如图5所示，本发明实施例提供的阵列基板的制备方法还可包括:在第一缓冲层203和薄膜晶体管上形成平坦层211。在平坦层211对应的显示区的区域中形成公共电极212。在平坦层211和公共电极212上形成绝缘层214，在绝缘层214和平坦层211中形成过孔结构215，该过孔结构215贯穿绝缘层214和平坦层211，露出薄膜晶体管的漏极重掺杂区2091。在绝缘层214上形成像素电极213，该像素电极213通过过孔结构215与漏极重掺杂区2091电性连接。
[0079]例如，示例性地，以顶栅型的薄膜晶体管为基础，如图5所示，本实施例提供的阵列基板的制备方法还可以包括:在第二缓冲层303上形成公共电极212，在源极、漏极和半导体层2041上形成平坦层211，在平坦层211和公共电极212上形成绝缘层214，在绝缘层214和平坦层211中形成过孔结构215，该过孔结构215贯穿绝缘层214和平坦层211，露出薄膜晶体管的漏极重掺杂区2091。在绝缘层214上形成像素电极213，该像素电极213通过过孔结构215与漏极重掺杂区2091电性连接。
[0080]例如，平坦层211的材料包括氮化硅(SiNx )、氧化硅(S1x )、氮氧化硅(SiNxOy)中的一种或多种。
[0081 ]例如，该像素电极213和公共电极212的材料可为氧化铟锡(ITO)、氧化铟锌(IZO)
等透明金属氧化物。
[0082]例如，在本实施例提供的阵列基板的制备方法中，像素电极213和公共电极212的形成顺序可以调换，即公共电极212可以位于像素电极213之上，在此不作限制。
[0083]实施例四
[0084]本实施例提供一种阵列基板，以实施例一中形成的底栅型的薄膜晶体管为基础，例如，图4为本发明一实施例提供的阵列基板的截面结构示意图。包括:衬底基板201;设置在衬底基板201上的半导体层;其中，半导体层包括源极重掺杂区2081、漏极重掺杂区2091、源极轻掺杂区2082、漏极轻掺杂区2092和沟道掺杂区。在第一缓冲层203和薄膜晶体管上设置有平坦层211。在平坦层211对应显示区的区域设置有公共电极212。在平坦层211和公共电极212上设置有绝缘层214，在绝缘层214和平坦层211中设置有过孔结构215，该过孔结构215贯穿绝缘层214和平坦层211，露出薄膜晶体管的漏极重掺杂区2091。在绝缘层214上设置有像素电极213，该像素电极213通过过孔结构215与漏极重掺杂区2091电性连接。
[0085]例如，平坦层211的材料包括氮化硅(SiNx )、氧化硅(S1x )、氮氧化硅(SiNxOy)中的一种或多种。
[0086]例如，该像素电极213和公共电极212的材料可为氧化铟锡(ITO)、氧化铟锌(IZO)
等透明金属氧化物。
[0087]例如，在本实施例提供的阵列基板中，像素电极213和公共电极212的位置可以调换，即公共电极212可以位于像素电极213之上，在此不做限制。
[0088]例如，图5为本实施例提供的又一阵列基板的截面结构示意图。该阵列基板以顶栅型结构为例，衬底基板201;设置在衬底基板201上的遮挡层302，设置在遮挡层302上的第二缓冲层303;设置在第二缓冲层303上的公共电极212，在源极、漏极和半导体层2041上形成绝缘层214，在绝缘层214上形成平坦层211，在平坦层211上形成像素电极213，在绝缘层214和平坦层211中形成过孔结构215，该过孔结构215贯穿绝缘层214和平坦层211，露出薄膜晶体管的漏极重掺杂区2091。该像素电极213通过过孔结构215与漏极重掺杂区2091电性连接。
[0089]实施例五
[0090]本实施例提供一种显示装置，包括实施例四中的阵列基板。
[°091 ] 例如，所述显示装置可以为液晶显示器、电子纸、0LED(0rganic Light-EmittingD1de，有机发光二极管)显示器等显示器件以及包括这些显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。对于不同类型的显示装置，本发明实施例的阵列基板可以形成有用于LCD的像素阵列，从而与对置基板结合以得到LCD，或者可以形成有用于OLED的像素阵列，从而与封装基板结合以得到OLED等。
[0092]本发明的实施例提供一种薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置具有以下至少一项有益效果:
[0093](I)只需要涂覆一次光刻胶，可以对光刻胶进行高效地应用，简化了工艺步骤、缩短了生产时间、降低了生产成本；
[0094](2)用逐步灰化处理后形成的光刻胶图案作为遮挡掩膜对半导体层进行逐步掺杂，可以提尚惨杂的精确度，提尚广品质量；
[0095](3)可用于制备顶栅型薄膜晶体管或底栅型薄膜晶体管，具有更大的适用范围；
[0096](4)可以消除在顶栅型薄膜晶体管的制备过程中，以栅极作为遮挡掩膜对半导体层进行掺杂过程中，栅绝缘层不能制作太厚、栅绝缘层亮点不良的缺陷。
[0097]有以下几点需要说明:
[0098](I)本发明实施例附图只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。
[0099](2)为了清晰起见，在用于描述本发明的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
[0100](3)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合以得到新的实施例。
[0101]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种薄膜晶体管的制备方法，包括: 在形成有半导体层的衬底基板上形成具有均匀厚度的第一光刻胶图案； 以所述第一光刻胶图案为掩膜对所述半导体层进行重掺杂，以形成源极重掺杂区和漏极重掺杂区； 对所述第一光刻胶图案进行灰化处理，得到均匀厚度的第二光刻胶图案； 以所述第二光刻胶图案为掩膜对所述半导体层进行轻掺杂，以形成沟道区、源极轻掺杂区和漏极轻掺杂区。2.根据权利要求1所述的薄膜晶体管的制备方法，其中，形成所述半导体层的步骤包括:在所述衬底基板上沉积半导体层薄膜，在所述半导体层薄膜上涂覆光刻胶，并对所述光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，以形成第三光刻胶图案和光刻胶去除区； 以所述第三光刻胶图案为掩膜对所述半导体层薄膜进行构图以在所述第三光刻胶图案对应的区域形成所述半导体层。3.根据权利要求2所述的薄膜晶体管的制备方法，还包括对所述第二光刻胶图案进行多次灰化处理，每次灰化处理后形成新的所述第二光刻胶图案;每次以新的所述第二光刻胶图案为掩膜对所述半导体层进行轻掺杂离子注入工艺，形成多个所述源极轻掺杂区和多个所述漏极轻掺杂区的图案。4.根据权利要求3所述的薄膜晶体管的制备方法，还包括对所述第一光刻胶图案进行多次灰化处理，每次灰化处理后形成新的所述第一光刻胶图案;每次以新的所述第一光刻胶图案为掩膜对所述半导体层进行重掺杂离子注入工艺，形成多个所述源极重掺杂区和多个所述漏极重掺杂区的图案，由此，以所述沟道区为中心向边缘掺杂离子的含量逐渐变大。5.根据权利要求2所述的薄膜晶体管的制备方法，其中，所述第三光刻胶图案包括厚度依次减小的第一厚度光刻胶和第二厚度光刻胶，所述第二厚度光刻胶位于所述第一厚度光刻胶的两侧。6.根据权利要求5所述的薄膜晶体管的制备方法，其中，对所述第三光刻胶图案进行灰化处理包括去除所述第二厚度光刻胶并减薄所述第一厚度光刻胶，以形成所述具有均匀厚度的第一光刻胶图案。7.根据权利要求6所述的薄膜晶体管的制备方法，其中，对所述第一光刻胶图案进行灰化处理包括减薄、减窄所述第一光刻胶图案，以形成所述第二光刻胶图案。8.根据权利要求2-7中任一项所述的薄膜晶体管的制备方法，还包括在所述衬底基板上沉积所述半导体层薄膜之后，在所述半导体层薄膜上涂覆光刻胶之前对所述半导体层薄膜掺杂，以使所述沟道区也被掺杂。9.根据权利要求8所述的薄膜晶体管的制备方法，其中，采用多色调掩膜板对所述光刻胶进行半曝光，然后对半曝光后的光刻胶进行显影，所述多色调掩膜板包括半色调掩膜板和灰色调掩膜板。10.根据权利要求9所述的薄膜晶体管的制备方法，其中，所述薄膜晶体管为底栅型薄膜晶体管或顶栅型薄膜晶体管。11.根据权利要求10所述的薄膜晶体管的制备方法，对于所述底栅型薄膜晶体管，在形成所述半导体层的图案之前还包括形成栅极和第一缓冲层的步骤， 其中，所述第一缓冲层位于所述栅极和所述半导体层之间。12.根据权利要求11所述的薄膜晶体管的制备方法，对于所述顶栅型薄膜晶体管，在形成所述半导体层的图案之前还包括形成遮挡层和第二缓冲层的步骤， 其中，所述第二缓冲层位于所述遮挡层和所述半导体层之间。13.根据权利要求12所述的薄膜晶体管的制备方法，其中，所述沟道区在所述衬底基板上的垂直投影位于所述遮挡层在所述衬底基板上的垂直投影内或与所述遮挡层在所述衬底基板上的垂直投影重合。14.根据权利要求1所述的薄膜晶体管的制备方法，其中，在所述重掺杂和所述轻掺杂中的掺杂离子为磷离子或硼离子。15.—种阵列基板的制备方法，包括权利要求1-14中任一项所述的薄膜晶体管的制备方法。16.一种阵列基板，包括: 衬底基板； 设置在所述衬底基板上的半导体层； 其中，所述半导体层包括源极重掺杂区、漏极重掺杂区、源极轻掺杂区、漏极轻掺杂区和沟道掺杂区。17.—种显示装置，包括权利要求16所述的阵列基板。
【文档编号】H01L21/336GK106024633SQ201610465623
【公开日】2016年10月12日
【申请日】2016年6月23日
【发明人】孙超超, 王超, 刘华锋, 赵生伟, 顺布乐, 杨磊, 胡重粮, 杨盟, 吕景萍, 谢霖, 孙士民, 丁多龙
【申请人】京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司