引线框架上的衬底中介层的制作方法
【专利摘要】本发明在一个一般方面涉及一种器件，所述器件可包括引线框架、中介层和重新分布层，所述引线框架包括外部输入端或外部输出端中的至少一者，所述中介层由绝缘材料制成，所述重新分布层耦合到所述中介层并且由导电材料制成。所述重新分布层可包括多条迹线。所述器件还可包括半导体晶粒，所述半导体晶粒设置在所述重新分布层和所述引线框架之间。
【专利说明】引线框架上的衬底中介层
[0001 ] 相关申请
[0002]本申请要求201 5年3月27日提交的美国临时申请62/1 39，378 “Subs trateInterposer on a Leadframe”(引线框架上的衬底中介层)的优先权和权益，所述美国临时申请全文以弓I用方式并入本文。
技术领域
[0003]本说明书涉及引线框架上的衬底中介层。
【背景技术】
[0004]随着电子行业朝更小尺寸、更高效率以及更低成本的趋势发展，在包括电源管理空间在内的多种空间中，非常需要采用集成技术来制造更小、更智能且更有效率的产品。最高性能的器件(诸如，功率器件)通常被分立地制造，而不是在集成电路(IC)工艺中被集成。生产这样的分立器件的成本可能是使用这样的复杂工艺生产的成本的一小部分，因为分立器件中使用的掩模层通常是更复杂IC工艺中使用的掩模层的数量的一部分(例如，一半、三分之一)。许多已知的方法已使用例如引线框架封装件和铜夹来实现集成，但是此类封装件的缺点是成本较高、导热性能较差、电感系数较高、尺寸较大并且通常集成度较低。因此，需要解决现有技术的缺点并提供其他新的及创新性特征的系统、方法和装置。
【附图说明】
[0005]图1为示出器件中所包括的中介层的示意图。
[0006]图2A和图2B为示出图1中所示的器件的变型形式的示意图。
[0007]图3A至图3C为示出作为图1中所示的器件的另一个变型形式的器件的示意图。
[0008]图4A至图4E为示出作为图1中所示的器件的又一个变型形式的器件的示意图。
[0009]图5A至图5F为示出作为图1中所示的器件的又一个变型形式的器件的示意图。
[0010]图6A至图6C为示出作为图1中所示的器件的又一个变型形式的器件的示意图。
[0011]图7A至图7E示出制造如本文所述的器件的工艺。
[0012]图8A至图SE示出制造如本文所述的器件的另一个工艺。
[0013]图9A至图9C示出器件的另一个具体实施。
[0014]图1OA至图1ON为示出制造器件的又一个工艺的示意图。
[0015]图11为示出制造本文所述的一个或多个器件的方法的流程图。
[0016]图12A至图12D为示出又一个示例器件的示意图。
【发明内容】
[0017]在一个一般方面，器件可包括引线框架、中介层和重新分布层，引线框架包括外部输入端或外部输出端中的至少一者，中介层由绝缘材料制成，重新分布层耦合到中介层并由导电材料制成。重新分布层可包括多条迹线。器件还可以包括设置在重新分布层和引线框架之间的半导体晶粒。
【具体实施方式】
[0018]图1为示出器件100中所包括的中介层110的示意图。在一些具体实施中，器件100可称为封装器件或称为封装件。如图1所示，器件100包括重新分布层120、半导体晶粒130、135和引线框架140。重新分布层120设置在半导体晶粒130、135和中介层110之间。具体地讲，重新分布层120可电耦合到每个半导体晶粒130、135，并且可耦合到中介层110。在一些具体实施中，电耦合可经由一种或多种导电材料或耦合机构(诸如焊料、电浆料和/或诸如此类)实现。在一些具体实施中，当一个元件被称为与另一个元件接触(例如，或电接触)时，这两个元件可经由导电材料(诸如焊料、电浆料和/或诸如此类)耦合。
[0019]在图1中示出的具体实施中，中介层110可作为平台，通过该平台可建立多个半导体器件(如，半导体晶粒130、135、芯片、无源器件和/或诸如此类)的连接。具体地讲，可经由耦合到中介层110的重新分布层120提供电连接。在一些具体实施中，中介层110(或与其耦合的导电部件(如，重新分布层120))可焊接到引线框架140上，以建立器件100内部的有源部件(如，半导体晶粒130、135)的电连接。在一些具体实施中，重新分布层可包括一条或多条迹线，这些迹线可以为数微米宽和/或厚(例如，10微米、30微米、40微米)或更宽和/或更厚(例如，大于40微米、100微米)。
[0020]虽然图1中未示出，但一个或多个电连接可设置在中介层110内，或可通过中介层110产生。换句话讲，中介层110的第一侧面和中介层110的第二侧面之间的元件电连接可使用通路(如，电通路、金属通路)产生。例如，重新分布层120(其设置在中介层110的底侧上，如图1所示)和半导体晶粒(其可设置在中介层110的顶侧上，如图1所示)之间的电连接可使用设置在中介层110内的通路产生。
[0021]模塑件150(如，模塑料)(其以虚线示出)可包括在器件100中。如图1所示，模塑件150可耦合到中介层110(如，设置在其上)。如图1所示，半导体晶粒130、135中的一者或多者可设置在模塑件150的至少一部分内。另外，如图1所示，引线框架140的至少一部分通过模塑件150暴露出来。因此，用于板装连接的一个或多个暴露引线和/或焊盘(如，外部输入端和/或外部输出端)可穿过引线框架140，该引线框架通过模塑件150暴露出来。因此，模塑件150可用于至少部分地包裹(如，覆盖)(或在一些具体实施中，可封装)器件100。关于外部输入端和/或外部输出端的更多细节在下文中描述。
[0022]在一些具体实施中，半导体晶粒130、135中的一者或多者可以是立式架构或倒装架构，其中一个或多个端子或触点朝上(朝向中介层110)或朝下(朝向引线框架140)。在一些具体实施中，半导体晶粒130、135中的一者或多者可取向使得半导体晶粒130、135中的一者或多者的漏极(或漏极触点)耦合到(如，直接耦合到)引线框架140。在一些具体实施中，倒装和/或非倒装架构对于在一些应用中的操作可能是至关重要的。在一些具体实施中，半导体晶粒130、135中的一者或多者的取向可使得半导体晶粒130、135中的一者或多者的源极(或源极触点)耦合到(如，直接耦合到)引线框架140。在一些具体实施中，半导体晶粒130、135中的一者或多者可取向使得半导体晶粒130、135中的一者或多者的栅极(或栅极触点)耦合到(如，直接耦合到)引线框架140。
[0023]在一些具体实施中，半导体晶粒130和/或135可经由焊料(未示出)耦合到引线框架140和/或重新分布层120。因此，例如，沿着垂直方向的叠堆可包括重新分布层120、第一焊料、半导体晶粒130、第二焊料和引线框架140。在一些具体实施中，所述引线框架140可以是预形成的(例如，预限定的)导电或电导层，所述导电或电导层可以从导体(例如，金属)通过冲压、和/或切削等等方式来获得。这有别于通过电镀、生长，和/或喷涂等等在，例如，中介层110，上获得的导电层。
[0024]中介层110可由多种材料制成，这些材料包括陶瓷、基于硅的材料、有机衬底、预模塑衬底和/或诸如此类。在一些具体实施中，中介层110的厚度(例如，垂直厚度)可以根据应用所需的最终封装件的目标封装厚度而变化。在一些具体实施中，中介层110可由绝缘材料制成。重新分布层120可由一种或多种导电材料制成，诸如铜、铝和/或诸如此类。根据特定的具体实施，器件100的引线框架140(或其部分)可由铜、铜的合金或任何数量适于形成封装半导体器件的引线框架的其他材料形成(例如，使用本文所述的方法)。在一些具体实施中，与中介层110的平面成正交的距离(例如，厚度，方向)可被称为垂直，而沿着与中介层110平面对齐的距离可被称为水平。
[0025]在一些具体实施中，可对重新分布层120进行有机保焊剂(OSP)处理，以便在重新分布层120上实现所期望的和可重复的焊料润湿。
[0026]模塑件150可以是液体模塑料，其经注射或流动，然后经热固化以硬化模塑件150。在其他具体实施中，模塑件150可以是热固性塑料模塑料。在还有其他具体实施中，可使用其他模塑件150。在一些具体实施中，模塑件150可包括多种材料，诸如塑料、树脂、环氧树脂、酚醛树脂硬化剂、二氧化硅材料和/或诸如此类。
[0027]虽然图1中未示出，但可在重新分布层120和引线框架140之间产生一个或多个电连接。在一些具体实施中，重新分布层120和引线框架140之间的电连接可使用柱(如，导电柱、铜柱)限定。关于柱的更多细节在下文中描述。
[0028]在一些具体实施中，在柱的制造中，平面化工艺(如，抛光工艺)将柱高度(或厚度(例如，垂直厚度))变化限定(如，控制)为最小，以实现平的/平坦的表面，从而得到在组装期间与例如焊料的所需接触。
[0029]在一些具体实施中，引线框架140可包括一个或多个外部输入端和/或一个或多个外部输出端。例如，引线框架140可包括外部输入端，该外部输入端电耦合到半导体晶粒130、135中的一者或多者，以使得半导体晶粒130、135中的一者或多者可接收来自器件100外部的另一个器件(未示出)的外部输入(如，外部输入信号、外部电源)。又如，引线框架140可包括外部输入端，该外部输入端电耦合到半导体晶粒130、135中的一者或多者，以使得半导体晶粒130、135中的一者或多者可将外部输出(如，外部输出信号)发送到器件100外部的另一个器件。如上所述，外部输入端和/或外部输出端中的一者或多者可以是通过模塑件150暴露出来的暴露引线和/或焊盘。
[0030]在一些具体实施中，重新分布层120可用于半导体晶粒130、135中的一者或多者之间的电连接部分。在一些具体实施中，重新分布层120可用于半导体晶粒130、135中的一者或多者之间的电连接部分，并且可以具有或可以不具有从器件100输出的外部输出端和/或输入到器件100中的外部输入端。如果排除外部输入端和/或外部输出端，则重新分布层120可完全暴露在器件100内(如，器件的模塑件150内)。
[0031]在一些具体实施中，重新分布层120可用于半导体晶粒130、135中的一者或多者与引线框架140的一个或多个部分的电连接部分。在一些具体实施中，重新分布层120可用于半导体晶粒130、135中的一者或多者与引线框架140的一个或多个部分的电连接部分，并且可以具有或可以不具有从器件100输出的外部输出端和/或输入到器件100中的外部输入端。
[0032]虽然本文所述的各种具体实施根据特定类型的材料来描述，但是可将各种材料用于每个部件。
[0033]半导体晶粒130、135中的一者或多者可以是或可以包括多种器件，诸如双极性结型晶体管(BJT)、绝缘栅双极晶体管(IGBT)、超结场效应晶体管(FET)、金属氧化物半导体场效应晶体管(MOSFET)器件、碳化硅(SiC)器件(如，SiC BJT)、其他晶体管。在一些具体实施中，半导体管芯130，135中的一者或多者可为或可包括电路，诸如滤波器电路、控制器电路、驱动器电路、通信电路(例如，接收器和/或发射器)和/或诸如此类。在一些具体实施中，半导体晶粒130、135中的一者或多者可以是或可以包括特殊用途逻辑电路、组合逻辑、现场可编程逻辑门阵列(FPGA)、专用集成电路(ASIC)。在一些具体实施中，器件100(和/或半导体晶粒130、135中的一者或多者)可用于多种不同类型的系统，诸如电源管理系统、射频(RF)系统、控制器系统、计算系统、数字和/或模拟系统等。半导体晶粒130、135中的一者或多者可包括例如在其中实施的高压(HV)(或高侧)或低压(LV)(或低侧)晶体管，诸如场效应晶体管(如，垂直FET、横向FET)。在一些具体实施中，器件100可包括超过两个半导体晶粒或少于两个半导体晶粒。在一些具体实施中，器件100可限定直流到直流降压转换器(如，半桥)。
[0034]作为具体例子，如果半导体晶粒130、135中的一者或多者是(或包括)MOSFET器件，则MOSFET器件的栅极和源极焊盘上的内部连接可使用一条或多条耦合到(如，整合到)中介层110的导线(如，限定在重新分布层120内的导线)限定。在一些具体实施中，所述一条或多条导线可由铜(如，40μπι或更厚的铜)制成，并且可布线为适应MOSFET器件栅极和源极焊盘布局。所述一条或多条导线可布线为通过形成(如，产生)柱(如，电镀铜柱)(图1中未示出)而允许电连接到引线框架140。在一些具体实施中，与引线框架140的连接可与最终暴露的引线或焊盘相对应。在一些具体实施中，所有暴露的焊盘(如，输入和/或输出端)均限定在引线框架140侧上，而所有与半导体晶粒(如，半导体晶粒130、135)的导体连接则在中介层110(如，耦合到中介层110的重新分布层120)上形成。
[0035]在一些具体实施中，M0SFET器件的漏极连接可耦合到引线框架140，其中底侧上的布局还用作器件100的封装件的最终暴露焊盘。在一些具体实施中，中介层110上的柱(如，铜柱)(图1中未示出)可与MOSFET器件(或晶粒)背面共面。在一些具体实施中，柱和半导体晶粒(如，130、135)背侧上的电镀公差决定中介层110的最终直立高度(stand-off)。在一些具体实施中，可实施该特征结构以实现所期望的柱与引线框架140的焊接以及MOSFET器件(或晶粒)背面与引线框架140的焊接。在一些具体实施中，鉴于柱上的潜在电镀公差，MOSFET器件(或晶粒)背侧可决定中介层110的最终直立高度(stand-off)。中介层110上的柱与晶粒(如，MOSFET晶粒)背面共面。这对于将柱焊接到引线框架110以及将晶粒背面焊接到引线框架140可能是期望的。
[0036]在一些具体实施中，所有暴露的焊盘均使用引线框架140限定，而与半导体晶粒130、135的所有半导体连接则使用中介层110的重新分布层120限定。在一些具体实施中，半导体晶粒130、135 (如，MOSFET)中的一者或多者的漏极连接位于引线框架140上，引线框架在底侧上的布局还用作器件100的封装件的最终暴露焊盘。
[0037]在一些具体实施中，本文的器件可具有优于使用液体环氧树脂对封装件进行封装的具体实施的优点。液体环氧树脂可产生空隙、填充不完全、倾斜，且有昂贵等问题。液体环氧树脂不能用于准确控制例如高度或厚度，因此可能需要包覆浇铸然后研磨掉至少环氧树月旨、衬底上的柱和/或晶粒漏极，以便使三个界面平坦化，以供下一步针对印刷电路板的最终输入/输出进行底部电镀。研磨可导致例如高MOSFET导通电阻(Rds (on))(其中将移除MOSFET晶粒的背面金属)以及低粘合强度和底部电镀层与衬底分层。可将散热块附连到MOSFET的背面金属上以避免上述问题，然而，在回流期间可能存在散热块旋转，并在研磨期间可能存在散热块脱离。
[0038]所述的具体实施使用晶粒附连工艺将晶粒附连在引线框架上，其中对焊料焊合线厚度实现所需的控制，且存在很少的和/或不存在晶粒旋转和/或倾斜。
[0039 ]图2A和图2B为示出图1中所示的器件100的变型形式的示意图。图2B为图2A所示的器件200的一部分的放大图。如图2A所示，器件200包括引线框架240(如，预电镀的引线框架)，该引线框架经由中介层连接焊料242(如，陶瓷连接焊料)和底部导电板244(如，铜导电板)耦合到中介层210。在一些具体实施中，中介层210可以是陶瓷衬底载体。在一些具体实施中，与引线框架240的电连接经由具有金属化接触焊盘的填充通路布线，其中金属化接触焊盘通过焊接或通过导电粘合剂连接。
[0040]在该具体实施中，器件200包括控制器集成电路(IC)晶粒230和输出集成电路(IC)晶粒235。电容器分别经由中介层210限定在晶粒230、235和传输线258之间。在一些具体实施中，传输线258可由导电板限定。在一些具体实施中，不同类型的半导体晶粒(如，MOSFET晶粒、输入集成电路(IC)等)可包括在器件200中。
[0041 ]在一些具体实施中，从例如输出IC晶粒235到引线框架240的电连接例如可通过通路246(如，填充通路)和其他部件诸如陶瓷连接焊料242、底部导电板244、顶部导电板248、凸块连接焊料262、导电凸块264和/或诸如此类布线。同样的或类似的元件可用于将引线框架240电连接到控制器IC晶粒230。在一些具体实施中，中介层210(如，衬底材料)可以具体地为用于相对高电压隔离的陶瓷，并且中介层210的厚度可根据电容性能目标确定。
[0042]图3A至图3C为示出作为图1中所示的器件100的又一个变型形式的器件300的示意图。在这些图中，模塑件未示出。图3A为示出器件300的透视图，其中中介层310被移除以使得可以看见重新分布层320。如图3A所示，柱325耦合在重新分布层320的部分和引线框架340之间。
[0043]示出了耦合到重新分布层320和引线框架340的半导体晶粒330、335。虽然图3A或图3B中未示出，但可在重新分布层320和引线框架340之间设置另一个半导体晶粒。半导体晶粒330、335(或其他晶粒)中的一者或多者可包括例如HV或LV晶体管、FET和/或1C。半导体晶粒330和/或335可用朝向重新分布层320的漏极侧或朝向引线框架340的漏极构造。在一些具体实施中，半导体晶粒330、335中的一者或多者可与仅存在于一个侧面上的一个或多个端子或连接(如，输入端或连接、输出端或连接)构成集成电路，并且与引线框架340或重新分布层320绝缘。
[0044]图3B为示出器件300的透视图，其中中介层310设置在重新分布层320上(或耦合到重新分布层320)。如图所示，重新分布层320设置在中介层310和引线框架340 二者之间并且与它们耦合。
[0045]图3C为示出器件300的彼此重叠的各层的示意图。器件300被构造为方形扁平无引脚(QFN)器件，但在一些具体实施中，器件300可以不构造为QFN器件。在一些具体实施中，宽度Dl可等于器件300的宽度D2。在一些具体实施中，宽度Dl可小于或大于器件300的宽度D2。在一些具体实施中，1)1和/或1)2可为约几毫米(如，3_、5_、8111111、10_)。在一些具体实施中，Dl和/或D2可小于几毫米(如，几分之一毫米)或大于几毫米。
[0046]图4A至图4D为示出作为图1中所示的器件100的又一个变型形式的器件400的示意图。器件400被构造为QFN器件，但在一些具体实施中，器件400可以不构造为QFN器件。图4A为示出器件400的彼此重叠的几个层的示意图。如图4A所示，器件400包括重新分布层420和柱层425。如图所示，高侧FET(HS FET)430、低侧FET(LS FET)435和集成电路(IC)晶粒437包括在器件400中。
[0047]图4B为也示出器件400的彼此重叠的几个层的示意图。图4B示出了引线框架440，该引线框架设置在重新分布层420之下，并且经由柱425电耦合到重新分布层420。柱可以是铜柱、铜球、焊料球和/或诸如此类，并且可以是中介层410的一体部分。
[0048]图4C为示出器件400的侧视图(如，?面剖视图)的示意图(沿图4B中的线Al剖切)。如图4C所示，高侧FET(HS FET)430和低侧FET(LS FET)435包括在器件400中。中介层410(其在这种情况下是金属化陶瓷中介层)耦合到HS FET 430和LS FET 435。图4C中还示出了模塑件450。如图4C所示，芯片(如，LS FET 435)经由中介层410和引线框架440之间的顶部和底部连接耦合。暴露的引线框架440可用作最终组装产品的最终暴露焊盘连接。
[0049]图4D为示出器件400的另一个侧视图(如，?面剖视图)的示意图(沿图4B中的线A2剖切)。如图4D所示，集成电路(IC)电耦合到中介层410。IC具有与弓丨线框架440绝缘的底侧。图4D还示出了底层填料。如图4D所示，柱和半导体晶粒背面(如，LS FET 435)可以是共面的。然而，鉴于潜在的变化，最终触点高度可由半导体晶粒厚度控制。
[0050]在至少结合图4Α至图4D所述的具体实施中，半导体晶粒中的一者或多者(如，LSFET 435)可分别由顶部和底部触点耦合到引线框架440和中介层410。耦合可使用例如焊料、导电粘合剂和/或诸如此类实现。
[0051 ]在一些具体实施中，从中介层410到引线框架440的一个或多个电连接可使用例如柱(如，铜柱)、球(如，铜球、焊料球)和/或诸如此类产生。耦合可使用例如焊料、导电粘合剂和/或诸如此类实现。
[0052]在一些具体实施中，半导体晶粒(如，单个晶粒、多个晶粒)可耦合到中介层410，以使得中介层410与柱(如，铜柱)、突出的柱、球和/或诸如此类共面，从而允许与引线框架440上的一个或多个接纳区域进行平面连接。
[0053]与器件400相关的各种尺寸在图4C和图4D中示出。如图4D所示，模塑件450的一部分451设置在引线框架440的一部分和IC晶粒437的一部分之间，IC晶粒437与重新分布层420电耦合。模塑件450的部分451可使IC晶粒437与引线框架440绝缘。模塑件450的部分451可称为IC晶粒437之下的底层填料。部分451设置在引线框架440的凹陷部分441 (如，蚀刻部分、半部分)上。
[0054]半导体晶粒中的一者或多者(如，LS FET 435)和重新分布层420之间的焊料401为Β7。如图4D所示，模塑件450具有的厚度BI小于中介层410的厚度，并且小于从中介层410的底部到引线框架440的底部的厚度B9以及引线框架440的厚度BI I。
[0055]重新分布层具有厚度B12。重新分布层420的厚度可小于引线框架的厚度Bll和/或导电柱425的厚度B2。
[0056]在一些具体实施中，厚度B9包括至少引线框架440、导电柱425、重新分布层420以及导电柱425和引线框架440之间的焊料(未标出)的垂直叠堆。厚度B8可以是导电柱425和引线框架440之间的焊料的厚度。在一些具体实施中，厚度B6包括至少导电柱425、重新分布层420以及导电柱425和引线框架440之间的焊料的垂直叠堆。
[0057]厚度B3是重新分布层420的底部与IC晶粒437之下的引线框架440的凹陷部分441的顶部表面之间的距离。因此，厚度B3包括模塑件450的部分451和IC晶粒437。厚度B3可大于、小于或等于厚度B6。
[0058]距离B4是凹陷部分441的转角和IC晶粒437之间的距离。距离B5是凹陷部分441的转角和LS FET 435之间的距离。距离BlO是引线框架440内悬垂部的距离。
[0059]在一些具体实施中，厚度B13(图4C中)包括至少引线框架440、导电柱425、重新分布层420、一种或多种焊料和中介层410的垂直叠堆。器件400的总厚度以B14示出，该厚度包括厚度B13以及中介层410上模塑件450的厚度。厚度B15是中介层410的厚度。
[0060]在一些具体实施中，导电柱425中的一者或多者的最大厚度(或高度)与宽度的比率可为1:1。在一些具体实施中，导电柱425中的一者或多者的最大厚度与宽度的比率可大于I: I或小于1:1。在一些具体实施中，导电柱425中的一者或多者的最大宽度可为大约150微米。在一些具体实施中，导电柱425中的一者或多者的最大宽度可小于150微米或大于150微米。在一些具体实施中，导电柱425中的一者或多者的厚度B2可为大约85微米。在一些具体实施中，导电柱425中的一者或多者的高度可大于或小于85微米。
[0061 ]在一些具体实施中，导电柱425的厚度B2可至少等于耦合到中介层410的焊料的厚度、晶粒厚度以及耦合到重新分布层420的焊料的厚度。
[0062]图4E示出了器件400的不同部分，这些部分可组合形成器件400。具体地讲，在制造期间，可制造预组装的引线框架440A，并在制造期间与预组装的中介层410A组合。预组装的引线框架440A可包括半导体晶粒430、435和引线框架440。预组装的中介层440A可包括半导体晶粒430和中介层410。
[0063]在一些具体实施中，B1、B2、B3、B5、B6、B7、B8、B10和/或B16可以为几分之一毫米(如，0.02mm、0.03mm、0.05mm、0.06mm、0.09mm、0.10mm、0.11mm、0.12mm、0.20mm)或大于或小于几分之一毫米。在一些具体实施中，B9、B11和/或B12可以为几分之一毫米(如，0.10mm、0.14mm、0.20mm、0.35mm、0.36mm、0.50mm)或大于(如，大于lmm)或小于几分之一晕米。在一些具体实施中，这些亚毫米尺寸对于在一些应用中的操作可能是至关重要的。
[0064]在一些具体实施中，B15可以为几分之一毫米(如，0.10mm、0.14mm、0.20mm、
0.35mm、0.38mm、0.50mm)或大于或小于几分之一毫米。在一些具体实施中，B13和/或B14可以为几分之一毫米(如，0.35mm、0.50mm、0.73mm、0.85mm)或大于(如，大于lmm)或小于几分之一毫米。在一些具体实施中，这些亚毫米(或大约毫米)尺寸对于在一些应用中的操作可能是至关重要的。
[0065]图5A至图5F为示出作为图1中所示的器件100的又一个变型形式的器件500的示意图。器件500被构造为QFN器件，但在一些具体实施中，器件500可以不构造为QFN器件。图5A至图5E示出了具有蚀刻引线框架540的器件500(可称为具有凹陷部分的引线框架)。图5F为示意图，其示出了具有下置引线框架540B的器件500的侧面剖视图。
[0066]如图5A和图5B所示，电容器板在中介层510的相对侧上形成。电容器板使用重新分布层RDL1、RDL2(也可称为迹线层)形成。如图5B所示，倒装架构中的半导体晶粒经由重新分布层RDLl电耦合到电容器板。模塑件550包括在器件500中。
[0067]如作为图5B的放大视图的图5C所示，蚀刻引线框架540包括在器件500中。多个RDL层(即，重新分布层RDLl和另一个金属层RDL3)设置在中介层510和蚀刻引线框架540之间。
[0068]图5D为示出器件500的几个重叠层的示意图。如图5D所示，器件500具有宽度El和长度E2。示出了引线框架540的蚀刻部分的边缘之间的距离E3。如图所示，半导体晶粒535可具有长度E4和宽度E5。半导体晶粒535可具有与半导体晶粒535相同或不同的尺寸。重新分布层RDLl的电容板的尺寸E6和尺寸E7可以是相同的或不同的。电容板中的一者或多者的面积可小于、等于或大于半导体晶粒530、535中的一者或多者的面积。
[0069]图5E为示出器件500和蚀刻引线框架540的侧面剖视图的示意图。引线框架540的凹陷或蚀刻部分如图5E所示。引线框架540的厚度以厚度Fl示出。中介层510和引线框架540之间的各种导电元件(其限定叠堆)具有厚度F2，该厚度可小于、大于或等于厚度F1。
[0070]在这些具体实施中，可以是陶瓷衬底的中介层510可用作用于通过电容器板进行相对高电压隔离和集成电路信号传输的中介层。在一些实施例中，与引线框架540(或其部分)的电连接可使用金属化接触焊盘迹线限定，这些迹线通过焊接、导电粘合剂和/或诸如此类连接。在一些具体实施中，可限定中介层510和引线框架540的一个或多个部分之间的接触点，以确保封装结构的所需垂直间距。蚀刻引线框架540的具体实施(如，非下置蚀刻引线框架)可包括中介层510和多个重新分布层RDLl、RDL2、RDL3，如图5A至图5E所示，并且下置引线框架的具体实施可包括中介层510和单个重新分布层，如图5F所示。
[0071]图5F为示意图，其示出了器件500和下置引线框架540B的侧面剖视图。引线框架540B的下置部分如图5F所示。引线框架540B的厚度以厚度Gl示出。在该具体实施中，中介层510和引线框架540B之间的各种导电元件(其限定叠堆)相对较薄(比厚度F2薄)，因为引线框架540B是下置的。引线框架540B的厚度G2沿着引线框架540B是一致的，并且引线框架540B包括拐点或弯曲。器件500的总厚度以厚度G3示出。
[0072]在一些具体实施中，E1、E2、E3和/或E4可以为几毫米(如，lmm、2mm、4mm、8mm、9mm、10mm)或几分之一毫米。在一些具体实施中，E5、E6和/或E7可以为毫米级(如，0.8mm、lmm、1.15臟、I.2臟、I.5mm)或几分之一毫米(如，0.2臟、0.4臟、0.6臟)。在一些具体实施中，这些毫米或亚毫米尺寸对于在一些应用中的操作可能是至关重要的。
[0073]在一些具体实施中，61、62、64、65、66、？1和/或?2可以为几分之一毫米(如，0.2臟、
0.22mm、0.3mm、0.5mm、0.7mm)或大于几分之一毫米或小于几分之一毫米。在一些具体实施中，G3可以为毫米级(如，0.8mm、lmm、l.2mm、1.5mm、2mm)、几分之一毫米或几毫米。在一些具体实施中，这些毫米或亚毫米尺寸对于在一些应用中的操作可能是至关重要的。
[0074]图6A至图6C为示出作为图1中所示的器件100的又一个变型形式的器件600的示意图。在这些图中，半导体晶粒630、635和637和模塑件650包括在器件600中。额外的或更少的半导体晶粒可包括在器件600中。在一些具体实施中，半导体晶粒635可以是控制器或另一种类型的集成电路。
[0075]图6A为示出器件600的透视图，其中中介层610被移除，以使得可以看见重新分布层620、柱625、通孔627和重新分布层623。柱625设置在重新分布层620和引线框架640之间，并且通孔627耦合在重新分布层620和重新分布层623之间。
[0076]图6B为示出器件600的透视图，其中中介层610设置在重新分布层620上(或耦合到重新分布层620)。如图所示，重新分布层620设置在中介层610和引线框架640 二者之间并且与它们耦合。在该具体实施中，中介层610设置在重新分布层623和重新分布层620之间。通孔627设置在中介层610内，并且耦合在重新分布层620和重新分布层623之间。半导体晶粒637耦合到重新分布层623。
[0077]图6C为示出器件600的彼此叠堆的各层的侧面剖视图。器件600被构造为方形扁平无引脚(QFN)器件，但在一些具体实施中，器件600可以不构造为QFN器件。在该视图中，可看到完整的叠堆。模塑件650、半导体晶粒637、重新分布层623、中介层610、重新分布层620、半导体晶粒635和引线框架640沿线Pl分布。另外，模塑件650、半导体晶粒637、重新分布层623、中介层610、重新分布层620、柱625和引线框架640沿线P2分布。各种焊料和/或诸如此类也包括在叠堆中。各种焊料和/或诸如此类也包括在沿线Pl和P2的叠堆中。
[0078]图7A至图7E示出了制造本文所述的器件700(或类似器件，诸如图1中示出的器件100)的工艺。如图7A所示，耦合材料(如，焊料、粘合剂)(未标出)设置在引线框架740(或其部分)之上(如，印刷在其上)。如图7B所示，中介层710耦合到引线框架740。在该具体实施中，引线框架740包括下置部分。如果耦合材料是焊料，则焊料可为回流的。如果耦合材料是粘合剂，则粘合剂可为固化的。
[0079]如图7C所示，半导体晶粒730中的一者或多者(仅在该示意图中标出的)连接(如，倒装连接、通过朝向中介层710的漏极连接、通过朝向中介层710的源极或栅极连接)到重新分布层720中的一者或多者，重新分布层720耦合到中介层710的一个或多个侧面。所述重新分布层720中的一者或多者可限定围绕中介层710的电容器的平行板。所述半导体晶粒730中的一者或多者可使用耦合材料(未标出)连接，耦合材料可为回流的和/或固化的。在一些具体实施中，如果形成助焊剂残留物，则可清理助焊剂。
[0080]如图7D所示，可进行传递模塑，以将模塑件750包括在器件700中。如图7E所示，器件700可使用分离方法诸如锯开或切片而从其他器件(未标出)单颗化。在一些具体实施中，可进行器件700的测试。
[0081]图8A至图SE示出了制造本文所述的器件800(或类似器件，例如图1中示出的器件100)的另一个工艺。在该具体实施中，引线框架740包括蚀刻或凹陷部分。图8A至图8E示出的工艺可与结合图7A至图7E描述的工艺相同。
[0082]图9A至图9C示出了器件900的另一个具体实施。器件900可以是小外型集成电路(SOIC)电流隔离器。
[0083]如图9A所示，器件900包括具有重新分布层920和通孔923 (图9A中未示出)的中介层910。引线框架940使用耦合机构诸如焊料耦合到重新分布层920的顶部部分。一根或多根焊线990A、990B(如，铜焊线、金焊线)可耦合在引线框架940的至少一些部分和半导体晶粒935A、935B之间。半导体晶粒935A、935B可使用粘合剂(如，非导电、低流失粘合剂)耦合到中介层。在一些具体实施中，模塑件可以是例如环氧树脂模塑料。
[0084]图9B为器件900的侧视图。如图9B所示，重新分布层900限定跨过中介层910的电容器的顶部和底部。半导体晶粒935B中的一者使用通孔923中的至少一者、中介层910顶部上的重新分布层920的一部分以及焊线990B中的至少一者耦合到底部电容板(其为中介层910底部上的重新分布层920的一部分)。半导体晶粒935A中的一者使用焊线990A中的至少一者耦合到顶部电容板(其为中介层910顶部上的重新分布层920的一部分)。
[0085]图9C示出了中介层910的透视图。在该透视图中，重新分布层920(其限定引线框架940、顶部电容板、底部电容板和/或诸如此类的触点)和通孔923的位置(或区域)可易于识别。
[0086]图1OA至图1ON为示出制造本文所述的器件(如，图1中示出的器件100)的又一个工艺的示意图。与中介层预组装件的工艺流程相关的各种工艺步骤如图1OA至图1OD所示。与最终单元组装件相关的各种工艺步骤如图1OE至图1ON所示。
[0087I图1OA为示出親合到中介层1010的重新分布层1020的示意图。在该示意图中，示出了与几百个器件相关的重新分布层。在一些具体实施中，重新分布层1020可使用一个或多个耦合机构诸如焊料耦合到中介层1010。在一些具体实施中，可在重新分布层1020上进行OSP处理。
[0088]图1OB为示出半导体晶粒1037A的示意图，该半导体晶粒1037A耦合到与图1OA中的一个器件(其标记为器件1000A)相关的重新分布层1020A。该示意图示出了器件1000A的一部分的中间段。在一些图中，将标出与器件1000A相关的中间段和/或部件，并且以字母“A”表不，以区分其与器件1000A的关系。
[0089]如图1OB所示，重新分布层1020A耦合到器件1000A的中介层1010A。在半导体晶粒1037A耦合到重新分布层1020A后，可进行回流工艺。器件1000A示出为与另一个器件1000B相邻。
[0090]半导体晶粒1037A可使用一个或多个耦合机构诸如焊料耦合到重新分布层1020A。在一些具体实施中，半导体晶粒1037A可具有漏极、源极和/或栅极，它们直接耦合到重新分布层1020A，以使得漏极、源极和/或栅极朝向重新分布层1020A和中介层1010A。在一些具体实施中，半导体晶粒1037A可以是无背侧漏极的集成电路。
[0091]如图1OC所示，中介层1010可以带装到条带1081。在带装后，可将各个器件(如，器件1000A)单颗化。单颗化的部件可称为预组装中介层1001A，其在图1OD示出。预组装中介层1001A包括均为单颗化形式的中介层1010A、重新分布层1020A和半导体晶粒1037A。
[0092]预组装中介层1001A可包括一个或多个导电柱1025A。在一些具体实施中，可在中介层1010上形成重新分布层1020后(或在将一个或多个半导体晶粒附连到重新分布层1020后)限定导电柱1025A。在一些具体实施中，可实施平面化工艺(如，抛光工艺)以限定导电柱的高度或厚度。在一些具体实施中，一个或多个导电柱1025A可使用例如电镀工艺来形成。
[0093]图1OE示出了多个器件的耦合在一起的引线框架结构。图1OF示出了器件1000A的引线框架1040A，其中焊料部分1022A印刷在引线框架1040A上。限定引线框架1040A内的凹陷部1041A，以使得半导体晶粒1037A可在器件1000A组装期间与凹陷部1041A对齐。
[0094]图1OG示出了经由焊料部分1022A中的至少一些耦合到引线框架1040A的半导体晶粒1035A和1030A。在该具体实施中，半导体晶粒1035A和1030A分别是低侧FET和高侧FET。半导体晶粒1035A、1030A具有漏极侧下置，其耦合到焊料部分1022A，并且朝向引线框架1040A，以使得半导体晶粒1035A、1030A的源极和栅极朝向图的上方和外部。
[0095]在此阶段暴露的焊料部分1022A可耦合到导电柱1025，导电柱1025包括在例如预组装中介层1001A中，并在例如图1OD中示出。
[0096]图1OH示出了分别设置在(如，印刷在)半导体晶粒1 3 5 A和1 30A顶部上的焊料1036A、1038A。图1OH示出了器件1000A的预组装引线框架1002A。
[0097]使用至少图1OA至图1OD的工艺步骤形成的器件1000A的预组装中介层1001A可与使用至少图1OE至图1OH的工艺步骤形成的器件1000A的预组装引线框架1002A组合，以限定图101所示的结构。图101示出了中介层1010A的背侧，预组装中介层1001A(在图1OD中示出)倒置并与其连接，以使得半导体晶粒1037A、1035A、1030A设置在引线框架1040A和中介层1010A之间。半导体晶粒1037A、1035A、1030A以虚线示出，以便更容易地识别结构的取向。
[0098]当预组装中介层1001A和预组装引线框架1002A组合时，半导体晶粒1037A可与凹陷部1041A(图101中未示出)对齐。另外，当预组装中介层1001A和预组装引线框架1002A组合时，导电柱1025A可与暴露的焊料部分1022A(图101中未示出)对齐。在预组装中介层1001A和预组装引线框架1002A组合后，可进行回流工艺。
[0099]在预组装中介层1001A与预组装引线框架1002A组合期间，预组装引线框架1002A可仍与其他引线框架1040(以及预组装引线框架)耦合。单颗化的预组装中介层1001A可与预组装引线框架1002A组合，同时与其他引线框架1040组合。在一些具体实施中，预组装引线框架1002A可在与预组装中介层1001A组合之前单颗化。在一些具体实施中，预组装引线框架1002A可单颗化，并且与预组装中介层1001A组合，同时预组装中介层1001A仍然连接到其他预组装中介层。
[0100]可进行模塑工艺(如，传递模塑工艺)以将模塑件1050与器件耦合，如图1OJ所示。在进行模塑工艺后，模塑件(或中介层)侧以侧面103示出，引线框架侧以侧面104示出。
[0101]图1OK示出了设置在器件1000A的引线框架1040A(图1OK中未示出)上的导电镀层1045A。因此，图1OK示出了引线框架侧104。
[0102]图1OL示出了磨削模塑件1050之后暴露的中介层1010(如，中介层1010A)。因此，图1OL示出了模塑件或中介层侧103。在一些具体实施中，中介层1010的暴露可以不移除(或可以不完全移除)模塑件1050。
[0103]如图1OM所示，器件1000可以带装到条带1082。在带装后，可将包括预组装中介层1001A和预组装引线框架1002A的各个器件(如，器件1000A)单颗化。图1ON中示出了器件1000A的引线框架侧103(也称为底侧)和器件1000A的模塑件(或中介层)侧104(也称为顶侧)。
[0104]图11为示出制造本文所述的一个或多个器件的方法的流程图。如图11所示，可包括形成预组装引线框架，该预组装引线框架包括第一半导体晶粒和引线框架(方框1100)。在一些具体实施中，可如上结合至少图1OA至图1OD所述形成预组装引线框架。
[0105]该方法还可包括形成预组装中介层，该预组装中介层包括第二半导体晶粒和中介层(方框1110)。在一些具体实施中，可如上结合至少图1OE至图1OH所述形成预组装中介层。
[0106]该方法还可包括将预组装引线框架耦合到预组装中介层(方框1120)。在一些具体实施中，如上结合至少图101所述，预组装引线框架可耦合到预组装中介层。如在至少图1OJ至图1ON中所述，可对组合器件执行另外的工艺步骤。
[0107]图12A至图12D为示出作为图1中所示的器件100的又一个变型形式的器件1200的示意图。图12A至图12C示出器件1200的各种视图，而图12D(带有标记)示出器件1200的侧视图。器件1200包括重新分布层1220、柱层1225、至少一个晶粒1237(如，低侧FET、高侧FET、IC)、引线框架1240、中介层1210和模塑件1250。
[0108]在一些具体实施中，预组装中介层可在将预组装中介层耦合到预组装引线框架之前单颗化。在一些具体实施中，预组装中介层可在将预组装中介层耦合到预组装引线框架之前单颗化，而不单颗化预组装引线框架。
[0109]在一些具体实施中，该方法可包括:形成重新分布层，该重新分布层包括中介层上的多条迹线，以及使用耦合机构将第二半导体晶粒耦合到重新分布层。在一些具体实施中，预组装中介层可包括导电柱。
[0110]还将理解，在元件(诸如层、区域或衬底)被称为位于另一个元件上或连接到、电连接到、親合到或电親合到另一个元件时，元件可直接位于另一个元件上或连接或親合到另一个元件，或者可存在一个或多个居间元件。相比之下，在元件被称为直接位于另一个元件或层上或直接连接到或直接耦合到另一个元件或层时，不存在居间元件或居间层。尽管在整个【具体实施方式】中可能未使用术语“直接位于……上”、“直接连接到”或“直接耦合到”，但被示出为直接位于其上、直接连接或直接耦合的元件可被称为这样的情况。可修正本专利申请的权利要求，以列举说明书中所述或图中所示的示例性关系。
[0111]本说明所用的单数形式可包括复数形式，除非上下文中明确指明的特殊情况。除了在附图中示出的取向之外，空间相对术语(例如，上方、上面、上部、底部、下方，下面，下部等)旨在涵盖器件在使用或运行过程中的不同取向。在一些具体实施中，相对术语“上方”和“下方”可分别包括垂直上方和垂直下方。在一些具体实施中，术语相邻可包括横向的相邻或水平的相邻。
[0112]本文所描述的各种技术的具体实施，可在数字电路或计算机硬件、固件、软件或上述几项结合的情况下实施(例如，包括在上述几项的情况下)。方法部分也可通过专用逻辑电路(例如FPGA或称现场可编程门阵列)或ASIC(专用集成电路)执行，并且装置可作为专用逻辑电路或ASIC实施。
[0113]具体实施可在计算系统中实现，该计算系统包括后端组件(例如，数据服务器)，或者包括中间件组件(例如，应用服务器)，或者包括前端组件(例如，具有图形用户界面或网页浏览器的客户端计算机(用户可通过该客户端计算机与具体实施互动))，或者这样的后端组件、中间件组件或前端组件的任意组合。组件可通过数字数据通信的任何形式或介质(例如，通信网络)进行互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，如互联网。
[0114]—些具体实施可采用各种半导体加工和/或封装技术实施。一些具体实施可采用各种类型的半导体加工技术并结合半导体衬底(包括但不限于，例如，硅(Si)、砷化镓(GaAs)、氮化镓(GaN)等)实施。
[0115]尽管所述具体实施的特征已在上文中进行了描述，但本领域的技术人员应当能够理解，本发明具有多种修改形式、替代形式、变式或等同形式。因此，应当能够理解，附带的权利要求书旨在覆盖这些具体实施范围内的所有此类修改形式和变式。应当理解，它们仅以举例的方式而非限制的方式呈现，可在形式和细节方面进行各种改变。本文所述的装置和/或方法的任一部分可以任何组合方式加以组合，但相互排斥的组合除外。本文所述的具体实施可包括所述不同具体实施的功能、部件和/或特征的各种组合和/或子组合。
【主权项】
1.一种器件，所述器件包括: 引线框架，所述引线框架包括外部输入端或外部输出端中的至少一者； 中介层，所述中介层由绝缘材料制成； 重新分布层，所述重新分布层耦合到所述中介层并且由导电材料制成，所述重新分布层包括多条迹线；以及 半导体晶粒，所述半导体晶粒设置在所述重新分布层和所述引线框架之间。2.根据权利要求1所述的器件，所述器件还包括: 导电柱，所述导电柱电耦合到所述重新分布层并且电耦合到所述引线框架。3.根据权利要求1所述的器件，所述器件还包括: 导电柱，所述导电柱设置在所述重新分布层和所述引线框架之间，所述导电柱具有的高度至少等于所述半导体晶粒的厚度。4.根据权利要求1所述的器件，其中所述半导体晶粒是第一半导体晶粒，所述第一半导体晶粒具有朝向并且接触所述重新分布层的漏极， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒设置在所述重新分布层和所述引线框架之间，所述第二半导体晶粒具有朝向并且接触所述引线框架的漏极。5.根据权利要求1所述的器件，其中所述半导体晶粒是第一半导体晶粒， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒设置在所述重新分布层和所述引线框架之间，所述第一半导体晶粒和所述第二半导体晶粒各自具有朝向并且电耦合到所述重新分布层的漏极。6.根据权利要求1所述的器件，其中所述半导体晶粒是第一半导体晶粒， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒设置在所述重新分布层和所述引线框架之间，所述第一半导体晶粒和所述第二半导体晶粒各自具有朝向并且电接触所述引线框架的漏极。7.根据权利要求1所述的器件，其中所述半导体晶粒是第一半导体晶粒，所述第一半导体晶粒是具有第一侧面的集成电路，所述第一侧面通过模塑件与所述引线框架绝缘， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒具有第一侧面和第二侧面，所述第一侧面电耦合到所述重新分布层，所述第二侧面电耦合到所述引线框架。8.根据权利要求1所述的器件，其中所述半导体晶粒通过模塑件与所述引线框架中的凹陷部绝缘。9.根据权利要求1所述的器件，其中位于所述器件与所述引线框相对的侧面上的所述中介层的表面通过模塑件暴露出来。10.根据权利要求1所述的器件，其中位于所述器件与所述中介层相对的侧面上的所述引线框架的表面通过模塑件暴露出来。11.根据权利要求1所述的器件，其中所述重新分布层封闭在所述器件内，而不通过模塑件暴露出来。12.根据权利要求1所述的器件，其中所述半导体晶粒是高侧场效应晶体管(FET)，所述器件还包括: 低侧FET;以及 集成电路。13.—种器件，所述器件包括: 引线框架； 中介层，所述中介层由绝缘材料制成； 重新分布层，所述重新分布层耦合到所述中介层并且由导电材料制成； 半导体晶粒，所述半导体晶粒设置在所述中介层和所述引线框架之间；以及导电柱，所述导电柱电耦合到所述重新分布层并且电耦合到所述引线框架，所述导电柱具有的厚度大于所述半导体晶粒的厚度。14.根据权利要求13所述的器件，其中所述半导体晶粒是第一半导体晶粒，所述第一半导体晶粒具有朝向并且电耦合到所述重新分布层的漏极， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒设置在所述中介层和所述引线框架之间，所述第二半导体晶粒具有朝向并且电耦合到所述引线框架的漏极。15.根据权利要求13所述的器件，其中所述半导体晶粒是第一半导体晶粒， 所述器件还包括: 第二半导体晶粒，所述第二半导体晶粒设置在所述中介层和所述引线框架之间，所述第一半导体晶粒和所述第二半导体晶粒各自具有朝向并且电耦合到所述引线框架的漏极。16.一种方法，所述方法包括: 形成预组装引线框架，所述预组装引线框架包括第一半导体晶粒和引线框架； 形成预组装中介层，所述预组装中介层包括第二半导体晶粒和中介层；以及 将所述预组装弓I线框架耦合到所述预组装中介层。17.根据权利要求16所述的方法，所述方法还包括: 在将所述预组装中介层耦合到所述预组装弓I线框架之前单颗化所述预组装中介层。18.根据权利要求16所述的方法，所述方法还包括: 在将所述预组装中介层耦合到所述预组装引线框架之前单颗化所述预组装中介层，而不单颗化所述预组装引线框架。19.根据权利要求16所述的方法，所述方法还包括: 形成重新分布层，所述重新分布层包括所述中介层上的多条迹线；以及 使用耦合机构将所述第二半导体晶粒耦合到所述重新分布层。20.根据权利要求16所述的方法，其中所述预组装中介层包括导电柱。
【文档编号】H01L21/48GK106024643SQ201610184429
【公开日】2016年10月12日
【申请日】2016年3月28日
【发明人】E·A·卡巴哈格, M·C·Y·奎诺尼斯, M·C·伊斯塔西欧, R·N·马纳塔德, 吴宗麟, J·特耶塞耶雷
【申请人】费查尔德半导体有限公司, 快捷半导体(苏州)有限公司