具有嵌埋式热电装置的玻璃中介层的制作方法
【专利摘要】本发明涉及具有嵌埋式热电装置的玻璃中介层。大体上是关于集成电路芯片封装，并且更具体地说，乃关于在导电通孔旁边形成具有一或多个嵌埋式帕耳帖装置的玻璃中介层的结构及方法，用以有助于使热量从多维芯片封装中的一或多个集成电路芯片通过玻璃中介层散逸并进入有机载体，其中热量可散逸到下层基板。
【专利说明】
具有嵌埋式热电装置的玻璃中介层
技术领域
[0001]本发明大体上是关于集成电路(1C)芯片封装，并且更具体地说，乃关于形成具有一或多个嵌埋式帕耳帖(Peltier)装置的玻璃中介层的结构及方法，用以有助于使热量在多维芯片封装中散逸。【背景技术】
[0002]多层电子组件典型为藉由该等电子组件其中一者的表面上的焊垫，一起结合至另一组件的表面上对应的接垫。大致说来，一或多个集成电路(1C)芯片(即晶粒)典型为贯穿中介层连接至有机载体。有机载体可电连接至单层或多层基板，例如:印刷电路板(PCBhIC 芯片上的接垫可藉由多个小间距电连接体(即微焊接体)，电连接及机械连接至中介层上对应的接垫。中介层可接着藉由更大间距焊接体，电连接及机械连接至有机载体。
[0003]因此，(结合至1C芯片的)玻璃中介层的顶侧的焊接体的间距典型为小于(结合至有机载体的)玻璃中介层的底侧的焊接体的间距。具有使用贯穿硅通孔(TSV)当作由1C芯片至有机载体的电气路径的中介层的多维封装典型上视为2.f5D封装。
【发明内容】
[0004]根据一具体实施例，揭示一种方法。该方法可包括:在玻璃中介层中形成通孔;在两个相邻的通孔中形成嵌埋式帕耳帖装置；以及在附加的通孔中、该嵌埋式帕耳帖装置上、 及该玻璃中介层上沉积导电材料。
[0005]根据另一具体实施例，揭示一种使热量从2.5维封装中的一或多个集成电路(1C) 芯片散逸到下层基板的方法。该方法可包括:使用焊接体结合有机载体至该下层基板;使用焊接体结合玻璃中介层至该有机载体，该玻璃中介层包含嵌埋式帕耳帖装置与导电通孔的混合物，其中，该嵌埋式帕耳帖装置为热转移提供路径；以及使用微焊接体结合该一或多个 1C芯片至该玻璃中介层。
[0006]根据另一具体实施例，揭示一种结构。该结构可包括:玻璃中介层;延伸贯穿该玻璃中介层的整个厚度的嵌埋式帕耳帖装置;延伸贯穿该玻璃中介层的该整个厚度的导电通孔，该一或多个导电通孔包含导电金属；以及位在该玻璃中介层上的一或多个绝缘体，该一或多个绝缘体延伸贯穿该导电金属。【附图说明】
[0007]以下详细说明是以实施例的方式描述，而且用意不在于仅将本发明局限于此，搭配附图将会最容易领会以下的详细说明，附图中可能未展示所有结构。
[0008]图1根据本发明的一具体实施例，为包括中介层的结构的截面图。
[0009]图2根据本发明的一具体实施例，为绘示贯穿中介层形成通孔的截面图。
[0010]图3根据本发明的一具体实施例，为绘示在中介层上及通孔中沉积晶种层的截面图。
[0011]图4根据本发明的一具体实施例，为绘示在部分的中介层上与若干的通孔上方形成蚀刻终止层、及在经曝露的通孔中沉积η型材料的截面图。
[0012]图5根据本发明的一具体实施例，为绘示在部分的中介层上与η型材料上方形成蚀刻终止层、及在经曝露的通孔中沉积P型材料的截面图。
[0013]图6根据本发明的一具体实施例，为绘示在晶种层上形成图案层的截面图。
[0014]图7根据本发明的一具体实施例，为绘示在晶种层上及通孔中沉积导电材料用以形成一或多个导电通孔的截面图。
[0015]图8根据本发明的一具体实施例，为绘示移除图案层及晶种层的下层部分用以形成一或多个开口的截面图。
[0016]图9根据本发明的一具体实施例，为绘示在导电材料上及开口中形成绝缘体的截面图。
[0017]图10根据本发明的一具体实施例，为包括中介层的结构的截面图。
[0018]图11根据本发明的一具体实施例，为绘示在中介层中形成通孔的截面图。
[0019]图12根据本发明的一具体实施例，为绘示在中介层上及通孔中沉积晶种层的截面图。
[0020]图13根据本发明的一具体实施例，为绘示在部分的中介层上与若干的通孔上方形成蚀刻终止层、及在经曝露的通孔中沉积η型材料的截面图。
[0021]图14根据本发明的一具体实施例，为在部分的中介层上与η型材料上方形成蚀刻终止层、及在经曝露的通孔中沉积P型材料的截面图。
[0022]图15根据本发明的一具体实施例，为绘示在晶种层上形成图案层的截面图。
[0023]图16根据本发明的一具体实施例，为绘示在晶种层上及通孔中沉积第一导电材料用以形成一或多个导电通孔的截面图。
[0024]图17根据本发明的一具体实施例，为绘示移除图案层及晶种层的下层部分用以形成一或多个上开口的截面图。
[0025]图18根据本发明的一具体实施例，为绘示移除中介层的背面部分的截面图。
[0026]图19根据本发明的一具体实施例，为绘示在晶种层及中介层上沉积第二导电材料的截面图。
[0027]图20根据本发明的一具体实施例，为绘示在导电材料上及上开口与一或多个下开口中形成绝缘体的截面图。
[0028]图21根据本发明的各项具体实施例，为绘示一种结构的截面图，该结构可以是新颖的2.5维封装。
[0029]图22Α至图22Β根据本发明的各项具体实施例，为绘示可在中介层中形成的帕耳帖装置的各种图案的俯视图。
[0030]该等图式不一定有按照比例。该等图式仅为示意图，用意不在于描述本发明的特定参数。该等图式用意仅在于绘示本发明的典型具体实施例。在图式中，相似的符号代表相似的元件。
【具体实施方式】
[0031 ]本文中揭示的是权利要求书中的结构及方法的详细具体实施例；然而，可了解的是，权利要求书中的结构及方法可用各种形式来体现，揭示的具体实施例仅具有说明性质。无论如何，本发明可用许多不同形式来体现，而且不应视为局限于本文中所提的例示性具体实施例。反而，提供这些例示性具体实施例是要本揭露透彻且完整，并且传达本发明的范畴予所属技术领域中具有通常知识者。
[0032]为了下文说明目的，“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”等词及其衍生词必须与所揭示的结构及方法有关，如图式所绘的方位。将了解的是，一诸如层件、区域、或基板的元件若称为位在另一元件“上”、“上方”、“下方”、“下面”、或“底下”，该元件可存在于该另一元件上或下面，或可存在中介元件。相比之下，一元件若称为“直接位在”另一元件“上”、“上方”、“下方”、“下面”，或“直接接触”另一元件，则可不存在中介元件。再者，本文中使用的术语的目的仅在于说明特定具体实施例，用意不在于限制本发明。单数形的“一”及“该”于本文中使用时，用意在于同时包括复数形，除非内容另有清楚地表明。
[0033]为了不混淆本发明具体实施例的介绍，在以下的详细说明中，所属领域已知的一些处理步骤或操作可为了介绍且为了描述起见而结合在一起，并且在一些实例中未予以详加说明。在其它实例中，所属领域已知的一些处理步骤或操作可能根本未加以说明。应了解的是，以下说明反而聚焦于本发明各项具体实施例独特的特征或元件。
[0034]本发明大体上是关于集成电路(IC)芯片封装，并且更具体地说，乃关于形成具有一或多个嵌埋式帕耳帖装置的玻璃中介层的结构及方法，用以有助于使热量在多维芯片封装中散逸。中介层典型是用硅来制造，但2.f5D技术有所扩充，新出现的玻璃中介层在优越的电气绝缘方面，是具有竞争优势的高效能低成本选项。
[0035]然而，玻璃中介层由于导热性差，在不具有经曝露的晶粒及散热体的应用方面，可能面临热挑战。举例而言，使用芯片-中介层-基板封装的移动应用典型是藉由保护成型化合物(即上覆成型(overmolded))来密封。这些芯片-中介层-基板封装将下层PCB用于冷却，但由于玻璃中介层的导热性差，热量无法有效率地进到PCB内，这可能导致过热及其它的效能问题。
[0036]本发明的具体实施例可使用在玻璃中介层中形成的一或多个帕耳帖(peltier)装置，以改善从芯片中的主动装置进入有机载体及PCB的热转移。帕耳帖装置利用帕耳帖效应(即两种材料之间的接面利用电流的流动出现热交换，例如:导电材料与Bi2Te3)将热量从装置的一侧(“冷侧”)移至另一侧(“热侧”)。帕耳帖装置可由与贯穿中介层的P型通孔相邻的贯穿中介层的η型通孔组成。η型通孔与P型通孔可电连接，而且流经两者的电流可驱使热量转移。这种现象是在电子能量从一种材料变到另一种材料时出现，热量形式的能量转移至周围晶格(lattice)。下文参照图1至图22Β详述搭配嵌埋式帕耳帖装置使用玻璃中介层对上覆成型应用改善热转移并降低接面温度的方法。下文参照图1至图9说明藉由贯穿中介层进行蚀刻来形成帕耳帖装置的具体实施例。下文参照图10至图20说明藉由背面曝露在中介层中形成帕耳帖装置的具体实施例。
[0037]现请参阅图1，所示为结构100的截面图，其可绘示以下程序中的初步步骤。结构100可包括中介层(interposer) 102的一部分，该中介层较佳是由玻璃组成。中介层102可以是习用的玻璃中介层，并且可由典型为用于玻璃中介层的习用的材料组成，举例如掺有各种氧化物的Si02。在一具体实施例中，中介层102可具有导致热膨胀系数(CTE)紧密匹配硅的组成。中介层102可藉由使用熔融(fus1n)程序制造玻璃片的玻璃制造系统制成，可将该等玻璃片切割成所欲形状的中介层102。中介层102可具有任何的所欲形状，举例如直径300mm的圆形，或尺寸大约500x500mm的方形/矩形，但更大或更小的板材也列入考虑。或者，中介层102可藉由任何的玻璃制造系统来制造，并接着研磨或蚀刻至所欲均匀厚度。在一具体实施例中，玻璃中介层102可具有范围自大约50μπι至大约700μπι的厚度。
[0038]现请参阅图2，所示为绘示在中介层102中形成一或多个通孔202(下文称为“通孔”)的截面图。通孔202可延伸贯穿(extend through)中介层102的整个厚度。在一具体实施例中，通孔202可使用习用的蚀刻程序来形成，举例如电子流钻孔(ESD)蚀刻、反应性离子蚀刻(RIE)、或使用感光玻璃中介层的具体实施例中的光刻(photolithography)。在另一具体实施例中，通孔202可使用激光蚀刻程序来形成。通孔202可具有范围自大约ΙΟμπι至大约300μπι的的宽度W2q2，宽度愈宽则热转移效果愈好。
[0039I 现请参阅图3，所示为绘示在中介层102上及通孔202中形成晶种层(seed layer)302的截面图。晶种层302可由导电材料组成，举例如钛、铜、钴、钌、铬、金、铂、或其合金。晶种层302可使用举例如下的习用的沉积程序以保形方式在中介层102上沉积:原子层沉积(ALD)、化学气相沉积(CVD)、电浆增强型气相沉积(PECVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、电镀、或溅镀。
[0040]现请参阅图4，所示为绘示在部分的中介层102上及若干的通孔202上方形成第一蚀刻终止层402的截面图。第一蚀刻终止层402可由氧化物或氮化物组成，并且可使用举例如ALD、CVD、PECVD、PVD, MBD、PLD、LSMCD、或溅镀等习用的沉积程序来形成。
[0041]在一具体实施例中，一或多个开口406(下文称为“开口”)可使用习用的图案化与蚀刻程序在第一蚀刻终止层402中形成。开口 406可使通孔202中的一或多个曝露。经曝露的通孔202可用η型材料404来填充。在一具体实施例中，η型材料404可使用习用的掺杂程序，由诸如碲化祕(bismuth telIuride)的已掺有如砷或磷等η型掺质的半导体材料组成。沉积η型材料404之后，可移除第一蚀刻终止层402。在一具体实施例中，可使用习用的蚀刻程序，对中介层102、晶种层302及η型材料404选择性移除第一蚀刻终止层402。在另一具体实施例中，可使用举例如化学机械平坦化(CMP)的习用的平坦化技术来移除第一蚀刻终止层402。
[0042I 现请参阅图5，所示为绘示在部分的中介层102、η型材料404上、及若干的通孔202上方形成第二蚀刻终止层502的截面图。第二蚀刻终止层502可由氧化物或氮化物组成，并且可使用举例如ALD、CVD、PECVD、PVD, MBD、PLD、LSMCD、或溅镀等习用的沉积程序来形成。
[0043]在一具体实施例中，一或多个开口506(下文称为“开口”)可使用习用的图案化与蚀刻程序在第二蚀刻终止层502中形成。开口 506可使通孔202中的一或多个曝露。经曝露的通孔202可用P型材料504来填充。在一具体实施例中，P型材料504可使用习用的掺杂程序，由诸如碲化铋的已掺有如硼或铝等P型掺质的半导体材料组成。
[0044]沉积P型材料504之后，可移除第二蚀刻终止层502。在一具体实施例中，可使用习用的蚀刻程序，对中介层102、晶种层302、η型材料404、及P型材料504选择性移除第二蚀刻终止层502。在另一具体实施例中，可使用举例如化学机械平坦化(CMP)的习用的平坦化技术来移除第二蚀刻终止层502。
[0045]现请参阅图6，所示为绘示在晶种层302上形成图案层(patterninglayer)602的截面图。在一具体实施例中，图案层602举例而言，可藉由习用的光刻程序，由已图案化的习用的阻剂(resist)材料组成。该阻剂可以是习用的正型(positive tone)或负型(negativetone)阻剂。在另一具体实施例中，图案层602可由硬掩模(hardmask)材料、氧化物或氮化物组成。
[0046]现请参阅图7，所示为绘示在晶种层302上及通孔207(图7)中沉积导电材料702用以形成一或多个导电通孔704的截面图。在一具体实施例中，导电材料702可以由举例如铜、铝、钛、铂、或其合金的金属组成。导电材料702可使用举例如ALD、CVD、PECVD、PVD, MBD、PLD、LSM⑶、电镀、或溅镀的习用的沉积程序来沉积。导电材料702可与η型材料404的上表面和下表面、及P型材料504的上表面和下表面直接接触，形成一或多个帕耳帖装置706(下文称为“帕耳帖装置”)。沉积导电材料702之后，可使用诸如CMP等习用的平坦化技术进行平坦化，使得导电材料702的上表面与图案层602的上表面实质齐平。
[0047]现请参阅图8，所示为绘示移除图案层602(图7)、及晶种层302的下层部分以形成一或多个开口802(下文称为“开口”)的截面图。在一具体实施例中，可使用诸如RIE、湿蚀亥IJ、或剥除的习用的蚀刻程序，对导电材料702选择性移除图案层602、及晶种层302的下层部分。开口 802可使中介层102的上表面及下表面曝露，并且可使部分的导电材料702彼此分离。
[0048]现请参阅图9，所示为绘示在导电材料702上及开口802(图8)中形成绝缘体902的截面图。在一具体实施例中，绝缘体902可由举例如聚亚酰胺(polyimide)或低k介电质的电绝缘材料组成。绝缘体90 2可使用举例如ALD、CVD、PECVD、PVD、MBD、PLD、LSMCD、电镀、或溅镀的习用的沉积技术来沉积。可图案化绝缘体902以便使部分的导电材料702曝露。在一具体实施例中，可在导电材料702的经曝露部分上的中介层102的底部上形成一或多个焊接体(solder connect1n)904(下文称为“焊接体”)。焊接体904可使用习用的技术来形成，并且可由一或多层导电材料组成。
[0049]在另一具体实施例中，如下文参照图10至图20所述，可使用背面曝露技术在中介层中形成嵌埋式帕耳帖装置。
[0050]现请参阅图10，所示为结构200的截面图，其可绘示以下程序中的初步步骤。结构200可包括中介层1002的一部分，该中介层较佳是由玻璃组成。中介层102可以是习用的玻璃中介层，并且可由典型为用于玻璃中介层的习用的材料组成，举例如掺有各种氧化物的Si02。在一具体实施例中，中介层1002可具有导致热膨胀系数(CTE)紧密匹配硅的组成。中介层1002可藉由使用熔融程序制造玻璃片的玻璃制造系统制成，可将该等玻璃片切割成所欲形状的中介层1002。中介层1002可具有任何的所欲形状，举例如直径300mm的圆形，或尺寸大约500x500mm的方形/矩形，但更大或更小的板材也列入考虑。或者，中介层1002可藉由任何的玻璃制造系统来制造，并接着研磨或蚀刻至所欲均匀厚度。在一具体实施例中，玻璃中介层1002可具有范围自大约50μπι至大约700μπι的厚度。
[0051]现请参阅图11，所示为绘示在中介层1002中形成一或多个通孔1102(下文称为“通孔”)的截面图。通孔1102可延伸自中介层1002的上表面，并且具有比中介层1002的厚度还小的高度。通孔1102可具有通过中介层1002的下部分而与中介层1002的底部表面背离的底部。在一具体实施例中，通孔1102可使用习用的蚀刻程序来形成，举例如电子流钻孔(ESD)蚀刻、反应性离子蚀刻(RIE)、或使用感光玻璃中介层的具体实施例中的光刻。在另一具体实施例中，通孔1102可使用激光蚀刻程序来形成。通孔1102可具有范围自大约ΙΟμπι至大约300μπι的宽度W11Q2，宽度愈宽则热转移效果愈好。
[0052]现请参阅图12，所示为绘示在中介层1002上及通孔1102中形成晶种层1202的截面图。晶种层1202可由导电材料组成，举例如钛、铜、钴、钌、铬、金、铂、或其合金。晶种层1202可使用举例如下的习用的沉积程序以保形方式在中介层1002上沉积:原子层沉积(ALD)Jt学气相沉积(CVD)、电浆增强型气相沉积(PECVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、电镀、或溅镀。
[0053]现请参阅图13，所示为绘示在部分的中介层1002上及若干的通孔1102上方形成第一蚀刻终止层1302的截面图。第一蚀刻终止层1302可由氧化物或氮化物组成，并且可使用举例如ALD、CVD、PECVD、PVD, MBD、PLD、LSMCD、或溅镀等习用的沉积程序来形成。
[0054]在一具体实施例中，一或多个开口1306(下文称为“开口”)可使用习用的图案化与蚀刻程序在第一蚀刻终止层1302中形成。开口 1306可使通孔1102中的一或多个曝露。经曝露的通孔1102可用η型材料1304来填充。在一具体实施例中，η型材料1304可使用习用的掺杂程序，由诸如碲化铋的已掺有如砷或磷等η型掺质的半导体材料组成。沉积η型材料1304之后，可移除第一蚀刻终止层1302。在一具体实施例中，可使用习用的蚀刻程序，对中介层1002、晶种层1202及η型材料1304选择性移除第一蚀刻终止层1302。在另一具体实施例中，可使用举例如化学机械平坦化(CMP)的习用的平坦化技术来移除第一蚀刻终止层1302。[°°55] 现请参阅图14，所示为绘示在部分的中介层1002、η型材料1304上、及若干的通孔1102上方形成第二蚀刻终止层1402的截面图。第二蚀刻终止层1402可由氧化物或氮化物组成，并且可使用举例如ALD、CVD、PECVD、P VD, MBD、PLD、LSMCD、或溅镀等习用的沉积程序来形成。
[0056]在一具体实施例中，一或多个开口1406(下文称为“开口”)可使用习用的图案化与蚀刻程序在第二蚀刻终止层1402中形成。开口 1406可使通孔1102中的一或多个曝露。经曝露的通孔1102可用P型材料1404来填充。在一具体实施例中，P型材料1404可使用习用的掺杂程序，由诸如碲化铋的已掺有如硼或铝等P型掺质的半导体材料组成。
[0057]沉积P型材料1404之后，可移除第二蚀刻终止层1402。在一具体实施例中，可使用习用的蚀刻程序，对中介层1102、晶种层1202、n型材料1304、及P型材料1404选择性移除第二蚀刻终止层1402。在另一具体实施例中，可使用举例如化学机械平坦化(CMP)的习用的平坦化技术来移除第二蚀刻终止层1402。
[0058]现请参阅图15，所示为绘示在晶种层1202上形成图案层1502的截面图。在一具体实施例中，图案层1502举例而言，可藉由习用的光刻程序，由已图案化的习用的阻剂材料组成。该阻剂可以是习用的正型(positive tone)或负型(negative tone)阻剂。在另一具体实施例中，图案层1502可由硬掩模材料、氧化物或氮化物组成。
[°°59] 现请参阅图16，所示为绘示在晶种层1202上及通孔1102(图15)中沉积第一导电材料1602用以形成一或多个导电通孔1604的截面图。在一具体实施例中，导电材料1602可以由举例如铜、招、钛、铀、或其合金的金属组成。导电材料1602可使用举例如ALD、CVD、PECVD、PVD、MBD、PLD、LSMCD、电镀、或溅镀的习用的沉积程序来沉积。第一导电材料160 2可与η型材料1304的上表面、及P型材料1404的上表面直接接触。沉积导电材料1602之后，可使用诸如CMP等习用的平坦化技术进行平坦化，使得导电材料1602的上表面与图案层1502的上表面实质齐平。
[0060]现请参阅图17，所示为绘示移除图案层1502(图16)、及晶种层1202的下层部分以形成一或多个上开口 1702(下文称为“上开口”)的截面图。在一具体实施例中，可使用诸如RIE、湿蚀刻、或剥除的习用的蚀刻程序，对导电材料1602选择性移除图案层1502、及晶种层1202的下层部分。开口 1702可使中介层1002的上表面曝露，并且可使部分的导电材料1602彼此分呙。
[0061 ]请参阅图18，所示为绘示移除中介层1002的一部分1802的截面图。在一具体实施例中，可移除中介层1002的部分1802，以便使导电通孔1604、n型材料1304、及P型材料1404曝露。在一具体实施例中，中介层1002的部分1802可使用习用的蚀刻技术来移除。在另一具体实施例中，中介层1002的部分1802可使用举例如CMP的习用的平坦化技术来移除。在一具体实施例中，可从导电通孔1604的底部、η型材料1304、及P型材料1404移除晶种层1202的一部分。
[0062 ]现请参阅图19，所示为绘示在中介层1002的背面上沉积第二晶种层1906及第二导电材料1902的截面图。第二晶种层1906可实质类似于晶种层1202，并且可使用如以上参照图12所述实质类似的技术来形成。第二导电材料1902可实质类似于第一导电材料1602，并且可使用如以上参照图16所述实质类似的技术来形成。
[0063]附加的图案层(图未示)可在第二导电材料1902上形成，并且用于贯穿第二导电材料1902及第二晶种层1906形成一或多个下开口 1904(下文称为“下开口”)。第二导电材料1902可与第二晶种层1906直接接触，并且与导电通孔1604连同η型材料1304及P型材料1404电接触。连同第一导电材料1602，第二导电材料1902可形成具有η型材料1304及P型材料1404的一或多个帕耳帖装置1906(下文称为“帕耳帖装置”)。
[0064]请参阅图20，所示为绘示在上开口 1702(图19)及下开口 1904(图19)中形成绝缘体2002的截面图。在一具体实施例中，绝缘体2002可由举例如聚亚酰胺或低k介电质的电绝缘材料组成。绝缘体2002可使用举例如ALD、CVD、PECVD、P VD, MBD、PLD、LSMCD、电镀、或溅镀的习用的沉积技术来沉积。可图案化绝缘体2002，以便使部分的第一导电材料1602及第二导电材料1902曝露。在一具体实施例中，一或多个焊接体2004(下文称为“焊接体”)可在中介层2001的底侧、第一导电材料1602的经曝露部分、及第二导电材料1902上形成。焊接体2004可使用习用的技术来形成，并且可由一或多层导电材料组成。
[0065]请参阅图21，所示为结构300的截面图。在一具体实施例中，结构300可以是2.5维封装，该2.5维封装包括具有嵌埋式帕耳帖装置2226的玻璃中介层2110。玻璃中介层2110可对应于以上图9及图20中所示的结构。因此，玻璃中介层2110可具有下列的组合:对应于η型材料404(图9)和η型材料1304(图20)的η型材料2220、及对应于P型材料504(图9)和P型材料1404(图20)的P型材料2222。结构300亦可包括基板2102，该基板可以是以第一焊接体2104结合至有机载体2106的PCB。基板2102和有机载体2106两者都可具有接线层(图未示)。有机载体2106可藉由第二焊接体2108结合至玻璃中介层2110。玻璃中介层2110可于其上形成有一或多个分布层(distribut1n layer)2112，该一或多个分布层经由微焊接体2114连接至一或多个IC芯片2116。可在成型化合物2118中完整包覆有机载体2106、玻璃中介层2110、分布层2112、及一或多个IC芯片2116。
[0066]在一具体实施例中，一或多个IC芯片2116在操作期间所产生的热量可透过玻璃中介层2110转移，并且透过嵌埋式帕耳帖装置2226转移到有机载体2106，该热量最终可散逸到基板2102。利用玻璃中介层的习用的2.5维封装不具有这种用于热分布的有效率路径，这样可能造成操作问题，甚至造成失效。
[0067]现请参阅图22A至图22B，根据各项具体实施例，所示为在玻璃中介层2204上形成的嵌埋式帕耳帖装置2210(如以上参照图7的帕耳帖装置702、及如以上参照图19的帕耳帖装置1906所述)的各种配置的俯视图。玻璃中介层2204可电连接至基板2202，并且可以是多维封装400的一部分。帕耳帖装置2210可由η型通孔2206及P型通孔2208组成。如图22A所示，帕耳帖装置2210可置中于中介层2204上。如图22Β所示，帕耳帖装置可散布于整个中介层2204。
[0068]本发明各项具体实施例的说明已基于说明目的而介绍，但用意不在于穷举说明或局限于揭示的具体实施例。许多修改及变动对所属技术领域中具有通常知识者将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语在选择上，是为了对市场现有技术最佳阐释具体实施例的原理、实务应用或技术改良，或使其它所属技术领域中具有通常知识者能够理解本文中揭示的具体实施例。
【主权项】
1.一种方法，其包含:在玻璃中介层中形成通孔；在两个相邻的通孔中形成嵌埋式帕耳帖装置；以及在附加的通孔中、该嵌埋式帕耳帖装置上、及该玻璃中介层上沉积导电材料。2.如权利要求1所述的方法，其中，在该玻璃中介层中形成该通孔包含:蚀刻该玻璃中 介层的整个厚度。3.如权利要求1所述的方法，其中，在该玻璃中介层中形成该通孔包含:蚀刻该玻璃中介层以形成仅延伸贯穿该玻璃中介层的上部分的开口，使得该通孔具有 通过该玻璃中介层的下部分而与该玻璃中介层的底部表面背离的底部。4.如权利要求3所述的方法，其更包含:移除该玻璃中介层的该下部分以使该通孔的该底部曝露；在该玻璃中介层的经曝露部分及经曝露的底部通孔上形成底部晶种层；在该底部晶种层上形成底部导电材料；在该底部导电材料及该底部晶种层中形成开口；在该开口中及该底部导电材料上形成绝缘体；以及 在该底部导电材料上形成焊接体。5.如权利要求1所述的方法，其中，在该附加的通孔中、该嵌埋式帕耳帖装置上、及该玻 璃中介层上沉积该导电材料包含:在该玻璃中介层的经曝露表面及该嵌埋式帕耳帖装置上形成晶种层；以及 在该晶种层上形成一层导电金属。6.如权利要求5所述的方法，其中，该层导电金属包含铜、铝、钛、铂、或其合金。7.如权利要求1所述的方法，其中，在该两个相邻的通孔中形成该嵌埋式帕耳帖装置包 含:在第一通孔中沉积n型半导体材料；以及在第二通孔中沉积P型半导体材料，其中，该n型半导体材料藉由该导电材料电连接至 位在上和下表面上的该P型半导体材料。8.如权利要求7所述的方法，其中，该n型半导体材料包含:掺有n型掺质的碲化铋，该n型掺质包含砷或磷。9.如权利要求7所述的方法，其中，该p型半导体材料包含:掺有P型掺质的碲化铋，该n型掺质包含硼或铝。10.如权利要求1所述的方法，其更包含:移除部分该导电材料以使该玻璃中介层曝露；以及 在经曝露的玻璃中介层上形成绝缘体。11.一种使热量从2.5维封装中的一或多个集成电路(1C)芯片散逸到下层基板的方法， 其包含:使用焊接体结合有机载体至该下层基板；使用焊接体结合玻璃中介层至该有机载体，该玻璃中介层包含嵌埋式帕耳帖装置与导 电通孔的混合物，其中，该嵌埋式帕耳帖装置为热转移提供路径；以及 使用微焊接体结合该一或多个集成电路芯片至该玻璃中介层。12.如权利要求11所述的方法，其更包含:在该玻璃中介层与该一或多个集成电路芯片之间形成一或多个分布层。13.如权利要求11所述的方法，其更包含:在该有机载体、该玻璃中介层、及该一或多个集成电路芯片上形成成型材料。14.如权利要求11所述的方法，其中，该嵌埋式帕耳帖装置包含:位在第一通孔中的n型半导体材料；以及位在相邻的第二通孔中的P型半导体材料，其中，该n型半导体材料藉由导电材料电连 接至位在上和下表面上的该P型半导体材料。15.如权利要求14所述的方法，其中，该n型半导体材料包含:掺有n型掺质的碲化铋，该n型掺质包含砷或磷。16.如权利要求14所述的方法，其中，该p型半导体材料包含:掺有P型掺质的碲化铋，该n型掺质包含硼或铝。17.如权利要求11所述的方法，其中，该导电通孔包含:贯穿该玻璃中介层的整个厚度形成的开口；位在该玻璃中介层上的晶种层；以及位在该晶种层上的导电金属，该导电金属包含铜、铝、钛、铂、或其合金。18.—种结构，其包含:玻璃中介层；延伸贯穿该玻璃中介层的整个厚度的嵌埋式帕耳帖装置；延伸贯穿该玻璃中介层的该整个厚度的导电通孔，一或多个导电通孔包含导电金属； 以及位在该玻璃中介层上的一或多个绝缘体，该一或多个绝缘体延伸贯穿该导电金属。19.如权利要求18所述的结构，其中，该嵌埋式帕耳帖装置包含:位在第一通孔中的n型半导体材料；以及位在相邻的第二通孔中的P型半导体材料，其中，该n型半导体材料藉由导电材料电连 接至位在上和下表面上的该P型半导体材料。20.如权利要求18所述的结构，其中，该导电金属包含铜、铝、钛、铂、或其合金。
【文档编号】H01L23/38GK106024735SQ201610173298
【公开日】2016年10月12日
【申请日】2016年3月24日
【发明人】J·P·甘比诺, R·S·格拉夫, S·曼达尔, D·J·罗素
【申请人】格罗方德半导体公司