具有不同沟道宽度的复合半导体器件的制作方法

具有不同沟道宽度的复合半导体器件的制作方法
【专利摘要】一种器件包括半导体衬底、第一构成晶体管和第二构成晶体管，其中，第一构成晶体管包括位于半导体衬底中的彼此并联连接的多个第一晶体管结构，第二构成晶体管包括位于半导体衬底中的彼此并联连接的多个第二晶体管结构。第一构成晶体管和第二构成晶体管彼此相邻地横向布置并且彼此并联连接。所述多个第一晶体管结构中的每个晶体管结构比所述多个第二晶体管结构中的每个晶体管结构在饱和工作区域中具有更低的电阻。
【专利说明】
具有不同沟道宽度的复合半导体器件
技术领域
[0001] 本实施例涉及半导体器件，更具体地，涉及具有晶体管结构布置的功率半导体器 件和其他半导体器件。
【背景技术】
[0002] 集成电路（1C)和其他电子设备通常包括互相连接的场效应晶体管(FET)布置，也 被叫做金属氧化物半导体场效应晶体管(M0SFET)或者简称为M0S晶体管或器件。典型的M0S 晶体管包括作为控制电极的栅电极以及间隔开的源电极和漏电极。施加于栅电极的控制电 压控制电流流过源电极和漏电极之间的可控导电沟道。
[0003] 功率晶体管器件被设计为耐高电流和高电压，其中，所述高电流和高电压出现在 诸如运动控制、气囊展开和汽车燃油喷射器驱动器的动力应用中。一种类型的功率M0S晶体 管器件是横向扩散金属氧化物半导体(LDM0S)晶体管器件。在LDM0S器件中，在沟道区域和 漏极区域之间提供有漂移空间。
[0004] LDM0S晶体管器件通常由安全工作区来表征，在该安全工作区中，工作电流电平和 工作电压电平在将会导致器件毁坏或其他损坏的电平以下。器件的电气安全工作区涉及通 过碰撞电离产生次级电荷载流子。在η沟道LDM0S晶体管器件中，电子可在具有高电场的区 域中（诸如接近漏极边界)被加速之后经由碰撞电离产生额外的电子-空穴对。如果产生了 足够数量的空穴(次级电荷载流子）以将LDM0S器件的体电势提升到与源极的结被正向偏置 的程度，则空穴穿过结的注入能够激活经由LDM0S晶体管器件的源极(发射极）区域、体(基 极）区域和漏极(集电极）区域所形成的寄生ηρη双极晶体管。经由寄生双极晶体管的激活， 会发生非常大的破坏电流，工作条件被称为"突跳(snapback)"。
[0005] 当在器件的热安全工作区之外操作时，也会在LDM0S晶体管器件中发生损坏。热安 全工作区指定器件可在不因过热而损坏的情况下进行工作的电压电平和电流电平。在一些 情况下，器件的能量处理能力导致比电气安全工作区更具限制性的热工作区。
[0006] 对保持在电气安全工作区和热安全工作区二者内的尝试是经常令人不希望地限 制针对器件工作和应用的因子。例如，将大型LDM0S晶体管器件连接到电感负载的应用可能 涉及大量能量从电感负载漏到LDM0S晶体管器件的切换瞬态。因此，LDM0S晶体管器件可能 在切换期间经历热故障和/或电气故障。

【发明内容】

[0007] 在第一方面，一种器件包括半导体衬底、第一构成晶体管和第二构成晶体管，其 中，第一构成晶体管包括位于半导体衬底中的彼此并联连接的多个第一晶体管结构，第二 构成晶体管包括位于半导体衬底中的彼此并联连接的多个第二晶体管结构。第一构成晶体 管和第二构成晶体管彼此相邻地横向布置并且彼此并联连接。所述多个第一晶体管结构中 的每个晶体管结构在饱和工作区域中比所述多个第二晶体管结构中的每个晶体管结构具 有更低的电阻。
[0008] 在第二方面，一种器件包括半导体衬底、第一构成晶体管和第二构成晶体管，其 中，第一构成晶体管包括位于半导体衬底中的彼此并联连接的多个第一晶体管结构，第二 构成晶体管包括位于半导体衬底中的彼此并联连接的多个第二晶体管结构。第一构成晶体 管和第二构成晶体管彼此相邻地横向布置并且彼此并联连接。所述多个第一晶体管结构中 的每个晶体管结构的有效沟道宽度大于所述多个第二晶体管结构中的每个晶体管结构的 有效沟道宽度。
[0009] 在第三方面，一种在半导体衬底中制造器件的方法。所述方法包括:分别在第一构 成晶体管的多个第一晶体管结构和第二构成晶体管的多个第二晶体管结构的半导体衬底 中形成体区域，其中，第一晶体管和第二晶体管彼此相邻，体区域具有第一导电率类型。所 述多个第一晶体管结构和所述多个第二晶体管结构的栅极形成于半导体衬底上。根据第一 光刻布局在所述多个第一晶体管结构和所述多个第二晶体管结构的半导体衬底中的每个 体区域中形成源极区域，源极区域具有第二导电率类型。根据第二光刻布局在所述多个第 一晶体管结构和所述多个第二晶体管结构的半导体衬底中的每个体区域中形成体接触区 域，体接触区域具有第一导电率类型。第一光刻布局和第二光刻布局被配置为使得所述多 个第一晶体管结构中的每个晶体管结构的有效沟道宽度大于所述多个第二晶体管结构中 的每个晶体管结构的有效沟道宽度。
【附图说明】
[0010]组件和图不一定是按比例的，而是将重点放在了说明各种实施例的原理上。此外， 在附图中，类似的参考标记在全部不同视图中表示对应的部分(部件）。
[0011] 图1是根据一个实施例的示例性复合LDM0S晶体管器件的示意平面图，包括具有电 阻和电流电平的构成晶体管器件。
[0012] 图2是图1的复合LDM0S晶体管器件的局部示意平面图以更详细地描绘复合LDM0S 晶体管器件的构成晶体管器件。
[0013] 图3是根据一个实施例的沿图2的线3-3得到的图1和图2的构成晶体管器件之一的 示例性晶体管结构的局部截面示意图。
[0014] 图4是根据一个实施例的沿图2的线4-4得到的图1和图2的构成晶体管器件中的另 一个示例性晶体管结构的局部截面示意图。
[0015] 图5是根据一个实施例的具有构成晶体管器件布置的另一示例性复合LDM0S晶体 管器件的示意平面图。
[0016] 图6是根据一个实施例的具有构成晶体管器件布置的另一示例性复合LDM0S晶体 管器件的示意平面图。
[0017] 图7是根据一个实施例的用于构造复合LDM0S晶体管器件的示例性制造序列的流 程图。
【具体实施方式】
[0018] 描述了复合横向扩散金属氧化物半导体(LDM0S)器件和其他半导体器件以及电子 装置的实施例连同制造这种器件和装置的方法。复合器件包括以减少热故障可能性的方式 布置的多个构成器件。根据对在功率晶体管器件(诸如LDM0S晶体管器件）的中心或中心附 近经常发生热故障的识别来布置构成器件。在功率晶体管器件的中心达到的温度高于在器 件的外围或外围附近的温度。在外围产生的热更接近于热沉，诸如器件的边缘。相反，热沉 可能不可用，或充分接近器件中心以除去在器件内部产生的热。
[0019] 所公开的实施例可用于LDM0S晶体管器件和其他器件的结合，其中，LDM0S晶体管 器件和所述其他器件具有通过自发热（self heating)产生过多热量的大区域或非常大的 区域。例如，当出现高电流和大漏极电压时，可能在LDM0S晶体管器件中出现这种自发热。在 短时间段期间吸收的能量可另外导致温度的显著上升并导致器件的损坏。
[0020] 在大多数情况下，通过从中心到边缘的温度梯度转移器件中心的热量，其中，在边 缘从附近热沉除去热量。随着梯度增大，更快地转移热能。由此，当温度梯度上升到特定水 平时，可在热产生和热冷却(heat dispassion)之间达到平衡。该平衡表明大型器件(例如， 大型LDM0S晶体管器件）的中心部分相对于器件的外围非常热。因此，器件中心可能是最弱 的部分或者经受热损坏的部分。
[0021] 复合器件的构成晶体管的布置或布局被配置为改善复合器件的热安全工作区 (S0A)。在两晶体管(2T)实施例中，一个晶体管可布置在复合器件的中心。另一个晶体管可 沿器件的外围布置。例如，外围器件或外部器件可围绕中心器件或内部器件。中心晶体管在 饱和工作区域中具有高（或更高）电阻。外围晶体管在饱和工作区域中具有低（或更低）电 阻。因此，对于给定工作状态(例如，给定栅极偏置电压和给定漏极偏置电压），中心晶体管 比外围晶体管具有更低的每单位面积的电流电平。中心器件中更低的每单位面积的漏极电 流会导致更低的功率，因此，在器件内部产生更低的热量。可以经由各个晶体管中的不同有 效沟道宽度来实现不同电阻级别。较低(或更低）电阻与复合器件的功率晶体管结构的基线 有效沟道宽度相对应。
[0022] 复合结构可以有效地降低器件的内部温度或中心温度，从而提高器件的能量能力 (energy capability)。内部器件中更低的漏极电流和功率可以降低复合器件的中部的热 产生。因此，可针对复合器件实现更平坦或更均匀的温度分布。例如，可避免工作温度中的 尖峰。结果，可增大复合器件的热安全工作区或能量能力。因此，所公开的实施例的器件能 够经受得住更高的能量压力。
[0023]提高的能量能力可用于支持更高的工作电压电平、更高的工作电流电平和/或更 紧凑的器件布局，例如这可以支持管芯尺寸(die size)的减小。所公开实施例的复合布置 可实现改善的热S0A的这些和其他方面，同时避免针对诸如通过减小器件中心处的输入功 率来尝试使器件内的温度分布变平坦的努力。
[0024] 可通过一个或多个光刻布局建立中心（或内部)器件的更低的每单位面积的电流 电平(或更高的饱和电阻）。一种光刻布局可用于在中心器件和外围器件中形成源极区域。 另一种光刻布局可用于在中心器件和外围器件中形成体接触（或体结，body tie)区域。光 刻布局可被配置为使得外围器件中的每个晶体管的有效沟道宽度大于中心器件中的每个 晶体管的有效沟道宽度。光刻布局被配置为使得每个晶体管结构的源极区域和体接触区域 沿器件的横向维度交替排列地布置。通过改变源极区域和体接触区域的相对面积，所述交 替排列可建立每个晶体管结构的有效沟道宽度。扩大中心器件中每个体接触区域的相对面 积减小了中心器件中的每个晶体管结构的有效沟道宽度。中心器件中较窄的沟道宽度可以 减小中心器件的晶体管结构中相对于外围器件的漏极电流。
[0025] 除了改善能量能力，有效沟道宽度的差异也可以是有用的理由。例如，中心器件中 体接触区域的增大面积有效减小了用于次级电荷载流子(例如，由于电离所产生的载流子） 的体导电路径的电阻。体导电路径的更低电阻降低了由次级电荷载流子导致的电压增大， 从而减小了激活寄生双极晶体管器件的可能性。因而可抑制寄生双极突跳，从而避免器件 损坏并进一步提高器件能量能力。
[0026] 可以在器件性能没有显著下降的情况下实现所公开实施例的这些和其他特征。例 如，复合器件的导通电阻可以仅少量增加，例如大约3%，反过来对于能量能力提高大得多 (例如，大约50%)。在复合器件的整体导通电阻没有显著增加的情况下，不需要扩大复合器 件的面积。出于这些和其他原因，所公开的实施例可提供一种非常适合于电感负载和涉及 更高能量能力的其他应用的鲁棒半导体器件。
[0027] 除了有效沟道宽度的差异之外并且不管有效沟道宽度的差异，构成器件的工作特 性和其他特性可以相似。例如，每个构成器件可以包括以周期性重复的源极-栅极-漏极排 列所布置的多个晶体管结构。在这种排列中，相邻晶体管结构可共享共源极或共漏极。
[0028] 图1是根据一个实施例构造的复合LDM0S晶体管器件10的示例的示意平面图。器件 10包括半导体衬底11，在半导体衬底11中形成多个构成晶体管器件。构成晶体管器件彼此 并联连接以建立复合LDM0S晶体管器件10。构成晶体管器件的并联连接可涉及多个共享端 子，其中包括例如共享源极端子、共享漏极端子和共享栅极端子。在该示例中，器件10包括 一对构成晶体管器件，因此可被视为两晶体管复合器件或2T复合器件。构成晶体管器件包 括外围或外部构成晶体管12和中心或内部构成晶体管13。构成晶体管12、13横向地彼此相 邻布置。在该示例中，构成晶体管12、13彼此邻接。可提供其他或替代的构成晶体管器件。
[0029] 外围构成晶体管12包括位于半导体衬底中的彼此并联连接的晶体管结构14、15的 阵列。每个晶体管结构14、15在沿器件10的第一横向方向或维度定向的多个平行行(或列） 中的各行(或列）中延伸。为了便于描述，在本文中第一横向维度被称为器件10的长度。每个 晶体管结构14横跨器件10的整个长度横向延伸。相反，每个晶体管结构15不是横跨器件10 的整个长度延伸，而是仅横跨器件10的位于中心构成晶体管13的两个相对侧中的一侧的长 度部分进行延伸。阵列中的相邻晶体管结构14、15并排布置并且在与长度方向正交的第二 横向方向或维度（即，器件1 〇的宽度）上彼此间隔开。可以提供任意数量的晶体管结构14、 15。 例如，器件10可包括大约两百个或更多个晶体管结构。
[0030] 中心构成晶体管13包括布置在半导体衬底11中并且彼此并联连接的晶体管结构 16的阵列。每个晶体管结构16横跨中心构成晶体管13的整个长度横向延伸。每个晶体管结 构16在构成晶体管12、13之间的边界17处与一对晶体管结构15邻接或纵向相邻。在该示例 中，每个晶体管结构16在边界17处与一对晶体管结构15邻接，其中，每个晶体管结构15布置 在晶体管结构16的相应端。构成晶体管12、13的邻接晶体管结构在与横向方向正交的方向 (例如，长度方向）上彼此邻接，其中，每个晶体管结构14、15、16的沟道和/或导电路径沿所 述横向方向定向。结合图3至图5示出并描述晶体管结构14、15、16的导电路径的示例。
[0031] 构成晶体管12的晶体管结构14、15可以横向地围绕构成晶体管13的晶体管结构 16。 在图1的实施例中，构成晶体管13的晶体管结构16在构成晶体管12的晶体管结构14、15 内居中。可以使用其他布置，结合图5和图6示出并描述其他布置的示例。
[0032] 邻接晶体管结构15、16彼此对准。相邻晶体管结构15、16的对准允许相邻晶体管结 构15、16共享共栅极结构。在图1的LDMOS示例中，每个晶体管结构14、15、16包括由半导体衬 底11所支撑的栅极18。每个栅极18在器件10的整个长度上延伸。因此，邻接晶体管结构15、 16可共享各个栅极18。在图1的示例中，为了便于说明，将器件10描绘为具有均匀栅极间距。 如图2的更详细的示图中所示，栅极间距可以是非均匀的。栅极间距可以改变，并且可以是 均匀或非均匀的。
[0033]布置在相邻行(或列）中的晶体管结构14、15、16(例如，在器件10的宽度方向上相 邻的那些结构)可以共享一个或多个区域或部件。共享的区域或部件可布置在晶体管结构 14、15的源极侧20和/或漏极侧21，或者晶体管结构16的源极侧22和/或漏极侧23。例如，一 对相邻晶体管结构14可在晶体管结构14的源极侧20共享共源极区域和共同体区域(common body region)。其他相邻晶体管结构14可在晶体管结构14的漏极侧21共享共漏极区域和共 同漂移区域(common drift region)。在图1的示例中，相邻晶体管结构14交替地在源极侧 20或漏极侧21共享部件。相邻晶体管结构15可被类似地配置和布置。相邻晶体管结构16也 可沿源极侧22和漏极侧23以交替方式被类似地配置和布置。
[0034]在图1中参考器件20的一部分24以突出晶体管12、13之间的边界17。在图2中更详 细地示意性示出在该部分24中的器件10的布局。
[0035]图2描绘出构成晶体管12的三个相邻晶体管结构15以及构成晶体管13的三个相邻 晶体管结构16。晶体管结构15中的每一个沿边界17与晶体管结构16中的相应一个邻接并对 准。对准的晶体管结构15、16端对端彼此邻接。对准的晶体管结构15、16共享一个栅极18。栅 极18因此横跨边界17延伸。每个栅极18被相应一个晶体管结构15和相应一个晶体管结构16 所共享。
[0036]晶体管结构15的源极侧20包括横向交替排列地布置的源极区域30和体接触区域 32。在该示例中，源极区域30和体接触区域32沿长度方向横向交替。源极区域30和体接触区 域32被一对相邻晶体管结构15共享。通过经由光刻布局所配置的开口 34注入掺杂物(例如， η型掺杂物）来形成源极区域30。通过经由光刻所配置的开口 36注入掺杂物(例如，p型掺杂 物)来形成体接触区域32。开口 34、36与栅极18叠加，这样，源极区域30和体接触区域32与栅 极18的边缘38自对准。源极区域30和体接触区域32布置在由晶体管结构15共享的体区域 (图4)内 。
[0037]晶体管结构15的源极侧20包括分别用于源极区域30和体接触区域32的欧姆接触 40和42。在该示例中，分别针对每个源极区域30和每个体接触区域32提供两个欧姆接触40、 42。每个欧姆接触40、42可包括由半导体衬底11 (图1)支撑的一个或多个金属层。欧姆接触 40、42可从半导体衬底11的表面至形成互连(未示出）的金属层向上延伸。互连可沿晶体管 结构15的长度进行以电连接源极区域30和体接触区域32中的每一个。利用该电连接，源极 区域3 0可被视为晶体管结构15的共同源极区域的构成源极区域。然后，晶体管结构15的各 个互连可彼此电连接(例如，经由一个或多个进一步的互连）以将晶体管结构15并联连接， 从而形成构成晶体管12。
[0038]晶体管结构15的漏极侧21在每个栅极18的对侧44上。在该示例中，沿对侧44布置 侧壁间隔物46。漏极区域48与栅极18和侧壁间隔物46间隔开。漏极区域48包括多个欧姆接 触50。每个漏极区域48被两个晶体管结构15的源极区域34所共享。结合图3和图4的截面示 图来提供关于晶体管结构15的漏极侧21的进一步细节。
[0039] 构成晶体管13的晶体管结构16以多种方式与构成晶体管12的晶体管结构15相似。 与一对晶体管结构15的相应特征类似地配置或共享晶体管结构16的多个区域、部件或其他 特征。例如，栅极18被共享并因此在边界17的每侧被相同地配置。漏极区域48也横跨边界17 延伸，因此，沿漏极侧21的特征可与晶体管结构15的特征相同地配置。其他相同或相似配置 的特征包括欧姆接触40、42。用于连通和钝化的互连和/或其他结构也可被共享，因此，被相 同地配置。
[0040] 晶体管结构16在一个或多个方面不同于晶体管结构15以修改晶体管结构16在饱 和工作区域中的电阻。晶体管结构15在饱和工作区域中比晶体管结构16具有更低的电阻。 在图2的示例中，通过修改总的体接触面积和总的源极面积来实现电阻的差(和产生的每单 位面积的电流），从而修改每个晶体管结构16的有效沟道宽度。每个晶体管结构15的有效沟 道宽度大于每个晶体管结构16的有效沟道宽度。在一些情况下，与晶体管结构16相比，通过 用更小的体接触面积配置晶体管结构15来建立晶体管结构15的更大有效沟道宽度。
[0041] 每个晶体管结构15的沟道位于源极区域30和漏极区域48之间栅极18的下方。每个 晶体管结构16的沟道位于源极区域52和漏极区域48之间栅极18的下方。在图3和图4中示出 示例性沟道。通过栅极18的宽度来建立每个沟道的长度。通过源极区域30的尺寸(例如，共 同长度)来建立晶体管结构15的每个沟道的有效宽度。通过源极区域52的尺寸(例如，共同 长度)来建立晶体管结构16的每个沟道的有效宽度。
[0042] -对晶体管结构16的源极侧22包括交替的源极区域52和体接触区域54。如在晶体 管结构15中，源极区域52和体接触区域54沿器件的长度横向交替，并被每对相邻晶体管结 构16共享。可通过用于形成晶体管结构15的相应区域的相同掺杂物注入过程来形成源极区 域52和体接触区域54。
[0043] 源极区域和体接触区域的交替布置建立了每个晶体管结构15、16的有效沟道宽 度。通过经由光刻布局所配置的开口的尺寸来建立源极区域52和体接触区域54的相对尺 寸。在图2的示例中，通过开口56定义每个源极区域52。通过开口58定义每个体接触区域54。 如晶体管结构15的开口 34、36,开口 56、58与栅极18重叠。结果，源极区域52和体接触区域54 与栅极18自对准。
[0044] 开口 56、58在器件的长度维度上的尺寸建立了每个晶体管结构16的有效沟道宽 度。同样地，开口 34、36在器件的长度维度上的尺寸建立了每个晶体管结构15的有效沟道宽 度。在图2的示例中，开口56、58被配置为使得每个源极区域52比每个体接触区域54在沟道 建立维度(例如，器件长度维度)上具有更小的尺寸。在这种情况下，每个源极区域52是每个 体接触区域54的大约三分之一长。反过来说，每个体接触区域54是每个源极区域52的大约 三倍长。因此，在每个晶体管结构16的交替布置的长度上，体接触区域54的共同尺寸在沟道 建立维度上大于源极区域52的共同尺寸。每个源极区域52短于每个体接触区域54的程度可 从所示出的示例改变。
[0045] 相反，晶体管结构15具有更大的有效沟道宽度。再次经由源极区域30和体接触区 域32的相对尺寸建立有效沟道宽度。晶体管结构15比晶体管结构16具有专用于源极区域30 的更大器件长度。在图2的示例中，源极区域30在沟道建立维度上与体接触区域32具有相同 的尺寸。因此，源极与体接触之比是1:1。作为比较，晶体管结构16的源极与体接触之比是1: 3〇
[0046] 对于晶体管结构15、16,可使用其他比率。比率之一或二者可不同于所示出的示 例。例如，晶体管结构16可具有1: 2的源极与体接触之比。备选地或附加地，晶体管结构15可 具有2:1的源极与体接触之比。可使用比率的各种组合来优化装置性能(例如，复合器件的 导通电阻、漏极电流和/或其他参数)以及对于特定应用的能量能力。
[0047] 可使用其他交替布置来建立不同的有效沟道宽度。在一些情况下，可在源极区域 30、52之间布置其他类型的结构。例如，可将浅沟道隔离(STI)区域并入交替布置中（例如， 对于每个源极区域52和每个体接触区域54的一个STI区域）以减小每个晶体管结构16的有 效沟道宽度。
[0048] 可通过其他方式建立晶体管结构16在饱和工作区域中的更高电阻(和更低的每单 位面积的电流电平）。例如，晶体管结构15、16中的漏极区域的总面积或尺寸可以不同。备选 地或附加地，还可在晶体管结构中修改其他区域(例如，体区域)的掺杂物浓度水平。
[0049] 在图2的示例中，相邻晶体管结构15、16之间的边界17可被视为布置在源极区域 30、52之一中。因为源极区域30、52大小相似，所以可相应地实现构成晶体管器件12、13之间 的平滑或清晰的过渡。在其他情况下，可将边界17布置在中性区（即，非源极区域也非体接 触区域)中，诸如STI区域。
[0050] 晶体管结构16的漏极侧23可与晶体管结构15的漏极侧21相同或相似。例如，还沿 每个栅极18的边缘44布置漏极侧23。在图2的实施例中，沿漏极侧21、23的晶体管结构15、16 的区域、部件和其他特征可被相同或相似地配置。以下结合图3和图4的示例性实施例来提 供关于漏极侧23的特征的进一步细节。
[0051] 图2示出在一些情况下晶体管结构15、16如何彼此不电隔离。由于在晶体管结构 15、16之间缺少或不存在隔离区域，晶体管结构15、16不被电隔离。在没有任何中间隔离区 域(诸如掺杂隔离环或DTI区域)的情况下，每个晶体管结构15邻接一个晶体管结构16。在将 STI区域并入以上描述的交替源极侧布置之一或二者中的示例中，晶体管结构可仍然被视 为彼此不电隔离，这是因为晶体管结构仍然共享共同体区域。
[0052]虽然图2解决了邻接晶体管结构15、16之间的源极侧配置的过渡，但是源极侧配置 还在边界17的其他侧或接近边界17的其他侧改变。源极侧配置还在边界17的与晶体管结构 15、16的长度平行的两侧改变。在图1的实施例中，沿那些侧的边界17标记了最后晶体管结 构16的栅极18的位置以具有配置有光晕状(halo)区域的源极侧。
[0053]图3和图4是沿图2的线3-3得到的构成晶体管13 (图1和图2)和/或沿图2的线4-4得 到的构成晶体管12(图1和图2)的晶体管结构60的示例的示意截面图。晶体管结构60可以是 晶体管结构15(图1和图2)之一或者晶体管结构16(图1和图2)之一。在图3和图4所示出的截 面图中，构成晶体管12、13的晶体管结构看上去相似，这是因为差异相反处于其他横向维度 上，如以上结合图2所述。
[0054]在图3和图4的示例中，晶体管结构60被配置为η沟道LDM0S晶体管。晶体管结构60 可被配置为RESURF晶体管结构。晶体管结构60布置在半导体衬底62(例如，图1的衬底11)中 (和/或半导体衬底62上），反过来，半导体衬底62可包括多个外延层64。在该示例中，半导体 衬底62包括单个ρ型外延层64，其中，ρ型外延层64生长于原始衬底或支撑衬底65上。原始衬 底65可以是重掺杂的ρ型衬底。在其他情况下，原始衬底65可以是轻掺杂的。晶体管结构60 可备选地或附加地包括形成有一个或多个晶体管区域的非外延层。半导体衬底62的任何一 个层或多个层可以包括硅。
[0055] 半导体衬底62的结构、材料和其他特性可从所示出的示例改变。例如，半导体衬底 62可具有绝缘硅片（SOI)构造，在SOI构造中，在外延层64与原始衬底65之间布置一个或多 个掩埋绝缘体层。绝缘体层可以包括氧化硅。可以在半导体衬底62中包括附加的层、更少的 层或替代层。可以包括任意数量的额外半导体层和/或非半导体层。例如，可以在外延层64 与原始衬底65之间布置掩埋掺杂层。可以在生长外延层64之前对掩埋掺杂层进行掺杂。在 一些情况下，掺杂掩埋层可帮助漂移区域损耗以支持RESURF效应。因此，所公开的器件不限 于例如包括外延生长层的衬底或SOI衬底，而是可支持多种其他类型的半导体衬底，其中包 括大块衬底(bulk substrate)。
[0056] 晶体管结构60不与复合晶体管器件10(图1)的相邻晶体管结构单独隔离。掩埋绝 缘体层或其他层可用作将晶体管结构60与原始衬底65进行电隔离的下部或底部边界。但是 这样的层不将晶体管结构60与复合晶体管器件10的其他晶体管结构进行隔离。晶体管结构 60在仅专用于将晶体管结构60与相邻晶体管结构进行横向分离的半导体衬底62中不包括 外围器件隔离层或区域或者其他器件隔离层或区域。相反，任何器件隔离层或区域(诸如隔 离阱或沟道区域(例如，DTI区域））可以横向地和/或另外地围绕整个复合器件10的外周。可 提供这些层或区域用作将整个复合晶体管器件1〇(图1)与衬底62的其余部分进行电隔离或 分离的屏障。相反，构成晶体管器件12、13(图1和图2)既彼此不电隔离，构成晶体管器件12、 13(图1和图2)的各个晶体管结构也彼此不电隔离。
[0057]晶体管结构60在半导体衬底62中包括器件体或体区域66。在该示例中，体区域66 是形成于衬底62的外延层64中的p型阱。p型阱可被配置为在高电压下工作（例如，高侧工 作）。可以经由一个或多个重掺杂的P型体接触区域67(图3)以及在半导体衬底62中的体区 域66的p型阱中形成或处于p型阱上方的相应电极或端子(例如，图2的欧姆接触42)来偏置 体区域66。每个接触区域67的掺杂浓度可处于足以建立对体区域66的欧姆接触的水平。如 以上结合图2所述，体接触区域67的大小可以改变以建立有效沟道宽度。在朝图3的图纸内 外延伸的横向维度上改变体接触区域67的大小。
[0058]晶体管结构60在半导体衬底62中包括重掺杂的源极区域68(图4)和漏极区域70。 在图3的示例中，源极区域68和漏极区域70是外延层64的η型掺杂部分。重掺杂的η型源极区 域68布置在体区域66内、布置在体区域66上和/或另外布置在体区域66的上方。源极区域68 和漏极区域70及其部分可具有以下水平的掺杂浓度，该水平的掺杂浓度足以与源极电极或 端子和漏极电极或端子(例如，图2的欧姆接触40、502)建立欧姆接触以分别偏置源极区域 68和漏极区域70。
[0059]源极区域68和漏极区域70在图3的截面所示出的横向维度(例如，以上参考的宽度 方向）上横向彼此间隔开。这种间隔限定了晶体管结构60在源极区域68和漏极区域70之间 的导电路径。因此，导电路径可沿图3所示出的横向维度定向。在一些实施例中，源极区域68 和漏极区域70可具有附加或替代的横向间隔。在该示例中，晶体管结构60与一侧的相邻晶 体管结构共享源极区域68,并与另一侧相邻的另一晶体管结构共享漏极区域70。可提供任 意数量的源极区域或漏极区域。可使用其他源极布置/漏极布置。例如，漏极区域70可不被 共享或者另外布置在相邻晶体管结构之间。
[0060]如上所述，晶体管结构60包括与邻接晶体管结构共享的栅极72之一。栅极72可以 是形成于半导体衬底62的表面上或上方的复合结构。栅极72布置在源极区域68和漏极区域 70之间。可以使用其他栅极布置。例如，栅极结构72可包括由接近漏极区域70的衬底62支撑 的另一结构。可经由栅极端子或其他导电互连74偏置栅极72以在工作期间控制源极区域68 和漏极区域70之间的电荷载流子的运动。栅极72包括栅极电介质76、导电层78和侧壁间隔 物80,其中，导电层78位于栅极电介质76上或上方，侧壁间隔物80沿着栅极电介质76和导电 层78的侧壁。栅极电介质76可包括沉积在半导体衬底62的表面上或另外形成于半导体衬底 62的表面上的二氧化硅(或氧化硅）。导电层78可包括多晶硅板。栅极电介质76使导电层78 绝缘于衬底62。侧壁间隔物80可包括沿栅极结构的横向边缘布置的电介质材料。侧壁间隔 物80可覆盖所述横向边缘以用作硅化物阻断剂来防止沿半导体衬底62的表面的硅化物短 路。侧壁间隔物80可提供间隔以将栅极72的导电部件与晶体管结构60的源极区域68和其他 区域进行分离。在该示例中，侧壁间隔物80之一在限定源极区域68的边缘时用于对准目的， 如图4中所示。
[0061]栅极72的配置可以改变。例如，栅极72可包括多个导电层(例如，多晶硅板）。因此， 栅极72的部件、材料和其他特性可从所示出的示例改变。
[0062]可在半导体衬底62的表面形成多个STI区域。在该实施例中，单个STI区域82将栅 极结构18与施加于漏极区域70的高电压隔开。STI区域82可被配置为防止或最小化到栅极 72的栅极电介质76的热载流子注入(HCI)。利用STI区域82,晶体管结构60可被配置为场漂 移LDM0S晶体管器件。在其他实施例中，可经由其他结构提供场氧化层(或其他电介质）。在 备选实施例中，晶体管结构60被配置为有源漂移器件。
[0063]在一些实施例中，除了布置的用于将栅极72与各个漏极区域70隔开的STI区域82 之外，在器件1〇(图1)的器件区域内在半导体衬底62中不布置其他STI区域。STI区域不用于 将晶体管结构60与相邻晶体管结构进行隔离或分离，也不用于将晶体管结构60的各个区域 (例如，源极区域68和体接触区域67)彼此分离。备选地，一个或多个STI区域可用于分离布 置在半导体衬底62的表面或由半导体衬底62的表面支撑的接触区域、欧姆接触或其他结 构。
[0064]晶体管结构60可在源极区域68和漏极区域70或接近源极区域68和漏极区域70配 置有一个或多个轻掺杂或中掺杂过渡或扩展区域(例如，η型轻掺杂漏极或NLDD区域）。在图 4的示例中，邻近源极区域68布置扩展区域84。扩展区域84可以是与源极区域68连接形成的 扩散区域或包括与源极区域68连接形成的扩散区域。扩展区域84在栅极72的下方横向延 伸。扩展或过渡区域可以帮助控制表面处或接近表面的电场，包括除了接近源极区域68或 漏极区域70的区之外的区。
[0065]当栅极72被偏置时，电荷载流子(在这种情况下，电子;备选地，空穴)在一个或多 个沟道区或区域86(图4)中累积。每个沟道区域86(或其部分)可在栅极72之下位于体区域 66中。在该示例中，空穴的累积导致沟道区域86中从ρ型体区域66到接近半导体衬底62的表 面的η型导电层或区域的电荷反转。一旦在导电层或区域中累积了足够量的电荷载流子，则 电荷载流子能够通过体区域66的沟道区域86从源极区域68流向漏极区域70。沟道区域86的 长度由图4中的距离Lch来指示。沟道区域86的宽度建立在与定义了距离Lch的维度相横的横 向维度上。沟道区域86的宽度通过源极区域68的宽度来建立。接着，晶体管结构60的有效沟 道宽度可通过宽度维度上的源极区域68的共同尺寸来建立。
[0066] 沟道区域86可以包括半导体衬底62中的由于施加于栅极72的偏压而发生电荷反 转或累积的其他区域或区。电荷载流子还可在体区域66外部或之外累积。在图4的示例中， 电荷载流子还可在外延层64邻近体区域66的部分88中累积。在一些情况下，部分88可被视 为器件20的累积区域90(图4)的部分。累积区域90是晶体管结构60在栅极72下方的衬底表 面或接近衬底表面布置的漂移区域92(图4)的一部分。在施加了栅极偏置电压时，电荷载流 子在累积区域90中累积。沟道区域86和累积区域90可形成晶体管结构60的导电区域或导电 路径的部分。
[0067] 导电路径不限于发生电荷反转或累积的区域或者经由施加于栅极72的偏置电压 实现或增强导电的区域。导电路径或导电区域因此不限于衬底表面处的区域或接近衬底表 面的区域。例如，导电路径包括电荷载流子进行漂移以到达漏极区域70的漂移区域92的其 他部分。漂移区域92可将漏极区域70和沟道区域86电连接。在该示例中，漂移区域92形成有 和/或包括STI区域82下方的η型阱94。如以下所述，漂移区域92可通过用于形成η型阱94的 掺杂物注入和之后的热退火(或其他制造工艺)来限定，其中，在热退火期间加热导致掺杂 物扩散从而使掺杂物分布于漏极区域70的下方。
[0068]漂移区域92(和/或η型阱94)可在栅极72的下方横向延伸以形成器件20的累积区 域90^型阱94和/或漂移区域92可与体区域66相邻(例如，线对线或邻接)和/或与体区域66 间隔开。在工作期间，电荷载流子在穿过图4的截面示图的维度所示出的漂移区域92(和/或 η型阱94)的横向距离(例如，长度)进行漂移之前在累积区域90中进行累积。
[0069]电荷载流子从源极区域68流向漏极区域70所沿的导电路径穿过或包括漂移区域 92。因此，晶体管结构60的导电路径可包括与体区域66具有不同导电率类型的额外或替代 区或区域。漂移区域92可被配置为允许电荷载流子在由施加在漏极区域70和源极区域68之 间的漏极-源极电压所建立的电场下漂移。由此，漂移区域92在工作期间将漏极区域70电连 接到沟道区域86和源极区域68。
[0070] 在图3的实施例中，漂移区域92被配置为场漂移区域。STI区域82布置在累积区域 90和漏极区域70之间。替代地或附加地，场隔离结构可布置在累积区域90和漏极区域70之 间。例如，场隔离结构可包括布置在衬底表面上的一个或多个场板(field plate)。
[0071] 晶体管结构60的导电路径或导电区域可仍在衬底表面处或接近衬底表面包括其 他区域，不论η型还是p型。例如，除了延伸区域84之外，晶体管结构60的沟道区域86和/或其 他导电区域还可以包括一个或多个中间掺杂的η型过渡区域。
[0072]漂移区域92可被配置为在工作期间耗尽以根据减小表面场(RESURF)效应减小电 场的大小。漂移区域92的耗尽可导致击穿性能的提高。在该示例中，在η型阱94与ρ型外延层 64和/或体区域66之间形成结，以建立用于减小漂移区域92中和/或漂移区域92周围的区域 中的电场的RESURF效应。减小的电场可避免沿导电路径的击穿，从而增大晶体管结构60的 固有击穿电压(BVdss)。漂移区域92还可被配置为通过校平漂移区域92内的特定位置中的 电场来实现高击穿电压电平和低漏极-源极电阻(Rdson)二者。漂移区域92可沿与例如外延 层64和/或体区域66反偏置的PN结，至少部分地在工作期间，既可横向耗尽也可纵向耗尽。 由于在源极区域68和漏极区域70之间施加了漏极电压Vds而导致结反偏置。如在RESURF效 应中，反偏置的结可减小电场，以提高击穿性能。在备选实施例中，晶体管结构60可被配置 为建立双RESURF效应，在双RESURF效应中，例如，可与漂移区域92相邻地(例如，在漂移区域 92下方或以下)布置一个或多个额外区域以器件区域中的进一步耗尽。
[0073]电流路径及其任何部分或区域的形状、掺杂物浓度分布和/或其他特性可从所示 出的示例改变。例如，图4中示出的横向维度上的漂移区域92的掺杂物浓度分布可以改变。 漂移区域92的掺杂物浓度水平、分布和其他特性可以改变。
[0074]在一些情况下，沟道区域86和/或漂移区域92可包括多个阱或其他构成区域，以横 跨图4中所示的沟道区域86和/或漂移区域92的长度提供非均匀的掺杂物浓度水平。其他电 流路径区域中的一个或多个的掺杂物浓度分布和/或水平可以备选地或附加地改变。
[0075] 按简化形式示出以上描述的晶体管结构。例如，图3和图4没有示出被配置用于源 极、漏极和栅极区域和端子的导电（例如，欧姆)接触和其他金属层。所述器件可具有为了便 于说明而在图1至图4中未示出的用于连接、隔离、钝化和其他目的的多个其他结构或部件。 例如，所述器件可包括任意数量的额外金属层以及布置在金属层之间的相应钝化层。在一 些示例中，可在原始衬底和器件区域之间布置另一P型外延层(未示出）。
[0076] 上述半导体衬底62中的半导体区域的掺杂物浓度、厚度和其他特性可以改变。在 图3至图5所示出的一个示例实施例中，以上参考的半导体区域可具有以下近似浓度和厚 度：
[0078]浓度和厚度可在其他实施例中不同。例如，原始衬底66的掺杂物浓度可显著改变。
[0079] 图5描绘出包括具有不同阈值电压的构成晶体管器件布置的另一示例性复合晶体 管器件100。在该示例中，复合晶体管器件100包括主要外围或外部构成晶体管器件102和多 个内部构成晶体管器件104。外围构成器件102可结合图1和图2的外围构成器件12如上所述 被配置。内部构成器件104可结合图1和图2的中心构成器件13如上所述被配置。内部器件 104与复合晶体管器件100的外部边界106间隔开，并布置在不容易除去热量的区域中。在该 实施例中，内部器件104布置在中心区域108中，以及四个区域110沿两个横向方向从中心区 域108向外布置。对于内部器件104,可使用其他布置。例如，可使用单个十字形的内部器件 104,来代替图5所示的四个内部器件104。
[0080] 每个构成器件102、104可包括如上所述的多个晶体管结构。例如，晶体管结构可布 置为周期性重复的源极-栅极-漏极布置，在所述周期性重复的源极-栅极-漏极布置中，相 邻晶体管结构共享源极区域或漏极区域。此外，源极区域可如上所述与体接触区域横向地 交替。构成器件102、104的晶体管结构也彼此不隔离，而是如上所述，可按端对端邻接关系 彼此邻接和对准。
[0081] 构成晶体管器件102、104的配置和其他特征允许较大地改变复合晶体管器件100 的布局。例如，构成晶体管器件102、104之间的不隔离允许布局改变。构成晶体管器件102、 104的大小、形状可以改变，并且如上所述通过修改交替的源极区域和体接触区域按多种方 式布置。
[0082] 图6描绘出包括如上所述具有不同有效沟道宽度的构成晶体管器件的复合晶体管 器件120的另一示例性布局。在这种情况下，复合晶体管器件120具有三个构成晶体管器件 122-124。构成晶体管器件122沿复合晶体管器件120的外围布置。构成晶体管器件124布置 在复合晶体管器件120的中心、内部区域中。构成晶体管器件123布置在构成晶体管器件122 和124之间。在该示例中，三个构成晶体管器件122-124布置在形成同心环的区域中。
[0083]三个构成晶体管器件122-124的有效沟道宽度可以随着距复合晶体管器件120中 心的距离的增大而增大。作为布置在最内侧的构成器件，构成晶体管器件124可以具有最小 的有效沟道宽度。作为布置在最外侧的构成器件，构成晶体管器件122可以具有最大的有效 沟道宽度。构成晶体管器件123可具有其他两个构成晶体管器件之间的有效沟道宽度。因 此，由构成器件122-124产生的热量可根据距外围的距离而变化。
[0084]图7示出用于制造具有如上所述的改善的热S0A的半导体器件的示例性制造方法 700。所述方法可用于制造具有多个构成晶体管器件的复合晶体管器件。在图7的实施例中， 提供了外围（或外部)构成器件和中心(或内部)构成器件。每个构成晶体管器件可被配置为 具有以上描述的一个或多个特征的LDM0S晶体管器件。例如，LDM0S晶体管器件可包括被配 置为减小的表面场(RESURF)晶体管结构的多个晶体管结构。利用半导体衬底、具有以上所 述η沟道示例的导电率类型的区域或层或者备选地被配置为支持P沟道器件的区域或层来 制造晶体管器件。所述方法包括一系列动作，为了便于说明仅描绘其中的显著部分。动作的 顺序可在其他实施例中改变。例如，体区域可在漂移区域之前形成，从而有效地对动作706 和708进行重新排序。制造方法不限于任何特定的掺杂机制，可包括进一步发展的掺杂技 术。
[0085]所述方法可以开始于或包括动作702,在动作702,在重掺杂的ρ型半导体衬底上生 长Ρ型外延层。衬底可以是SOI或大块衬底。动作702可包括:在生长外延层之前形成一个或 多个器件隔离层。可经由例如离子注入在SOI衬底的掩埋绝缘体层上形成掩埋器件隔离层。 掩埋器件隔离层可横跨复合晶体管器件的整个器件区域延伸。在一些情况下，动作702包 括:生长多个P型外延层。可生长任意数量的外延层。
[0086]在该实施例中，在动作704,在衬底的表面形成多个隔离区域。隔离区域可以是STI 区域。STI区域可包括例如场隔离区域，其中，场隔离区域限定了构成晶体管器件的每个晶 体管结构的场漂移长度。可经由任何现在已知或之后开发的工艺来形成隔离区域。例如，动 作704可包括:形成沟道，并在沟道中沉积(例如，化学气相沉积或CVD)-种或多种材料。在 一些实施例中，沟道填充有氧化硅。可沉积其他或替代材料。在备选实施例中，在漂移区域 形成之后形成STI区域。
[0087]可以在动作704形成其他隔离区域。例如，可形成进一步的STI区域和DTI区域以限 定复合器件的外部边界。还可使用其他类型的器件隔离区域(诸如掺杂隔离区域)来隔离复 合晶体管器件。然而，如上所述，可以不经由这种区域彼此隔离构成晶体管器件。如上所述， 构成晶体管器件的晶体管结构可在其间没有布置任何隔离区域的情况下彼此相邻或邻接。 例如，晶体管结构的端部可彼此邻接。备选地或附加地，构成晶体管器件的晶体管结构还可 沿其长度彼此相邻。因此，一个构成器件的晶体管结构可与另一构成器件的晶体管结构共 享区域(例如，漏极区域)或部件(例如，栅极）。
[0088] 在动作706,对衬底进行掺杂以在外延层中形成阱区域。在图7的实施例中，注入η 型掺杂物以形成构成晶体管器件的每个晶体管结构的漂移区域。注入过程可配置有掩膜， 从而如图3和图4所示形成阱区域。可如上所述改变每个阱区域的掺杂物浓度分布。
[0089] 在动作708,对衬底进行掺杂以形成晶体管结构的体区域。在该示例中，注入ρ型掺 杂物。注入过程可配置有掩膜，从而如图3和图4所示形成阱区域。体区域和漂移区域可线对 线地(line-on-line)布置或者彼此间隔开外延层的一部分。
[0090] 接着，制造工艺可包括用于形成晶体管结构的栅极的动作710总体示出的一个或 多个过程。所述过程可包括栅极电介质层和栅极导电层(例如，多晶硅层）的沉积或其他形 成。可实现其他或替代过程。可如上所述由相邻晶体管结构共享栅极。在一些情况下，动作 710包括：在动作712形成源极扩展或过渡区域和/或漏极扩展或过渡区域（例如，NLDD区 域）。可通过在动作714形成栅极的侧壁间隔物之前注入掺杂物(例如，η型掺杂物)来形成扩 展区域。掺杂物注入可被实现为倾斜注入和/或另外被配置为提供在栅极下方横向延伸的 扩展区域。
[0091] 在动作716,形成构成晶体管器件的源极区域和漏极区域。可以在形成侧壁间隔物 以将源极区域与栅极对准之后实现多次重型(heavy)注入。在上述实施例中，注入η型掺杂 物以形成源极区域和漏极区域。
[0092] 在动作718形成体接触区域。在上述实施例中，注入ρ型掺杂物以形成体接触区域。 源极区域和体接触区域可如以上结合图2所述和所示被布置为横向交替排列。
[0093] 根据各种光刻布局建立在动作716和718形成的源极区域和体接触区域的交替布 置。如上所述，光刻布局被配置为使得构成晶体管的晶体管结构的有效沟道宽度不同。例 如，外围构成器件的每个晶体管结构的有效沟道宽度可大于中心构成器件的每个晶体管结 构的有效沟道宽度。用于形成源极区域的光刻布局可限定或建立每个构成器件中的源极区 域的尺寸(例如，沟道宽度建立维度）。用于形成体接触区域的光刻布局可限定或建立每个 构成器件中的体接触区域的尺寸(例如，沟道宽度建立维度）。例如，光刻布局可被配置为使 得在中心构成器件中每个源极区域在沟道建立维度上比每个体接触区域具有更小的尺寸。 可如上所述改变相应沟道相关光刻布局、相应掺杂物注入过程和产生的器件区域。
[0094] 可在制造过程期间的各个点处实现附加动作。例如，多个动作可对衬底退火以重 新布置漂移区域或其他区域中的掺杂物离子并在注入过程之后修复衬底。附加动作的其他 示例包括:沉积并限定由衬底支撑的一个或多个金属层和钝化层。
[0095] 上述半导体器件和电子装置通过形成复合晶体管布置而具有提高的能量能力。由 于形成了比外围或外部构成晶体管器件具有更高阈值电压的中心或内部构成晶体管器件， 复合器件具有改善的热S0A。更高的阈值电压可延迟热故障，直到在外围器件中发生热击 穿。因此，可在复合器件的难以除去热的区域(例如，内部区域）中延迟或避免热击穿。通过 在内部构成晶体管器件的晶体管结构中形成光晕区域来建立更高的阈值电压。构成晶体管 器件的晶体管结构彼此不隔离。在一些情况下，存在光晕区域是构成晶体管器件之间的唯 一差异。因此，构成晶体管器件的晶体管结构可具有相同占用空间。因此，光晕区域的面积 可限定构成晶体管器件之间的边界。复合器件的这些方面允许在对复合器件的击穿电压电 平和/或导通电阻没有任何显著不利影响的情况下实现热SOA的改善。因此，可避免器件面 积的整体增加。
[0096] 虽然以上结合η沟道LDM0S晶体管进行了描述，但是所公开的器件不限于任何特定 晶体管配置。例如，所公开的器件的特征的应用不限于LDM0S器件或其他功率M0S器件。所公 开的器件的一个或多个特征可应用于其他器件和/或器件配置。例如，所公开的器件可具有 不同RESURF结构，其中包括单个RESURF结构布置，双RESURF结构布置和其他RESURF结构布 置，这些RESURF结构布置均可在本文中被称为"RESURF晶体管"。
[0097] 为了便于描述并且没有任何有意限制，本文中描述和示出η沟道LDM0S器件。然而， 所公开的器件不限于η沟道器件，例如，可通过替代半导体衬底和/或相反导电率类型的区 域来提供Ρ沟道器件和其他类型的器件。因此，例如，本文中所描述的示例中的每个半导体 区域、层或其他结构可具有与所提供的示例中标明的类型相反的导电率类型(例如，η型或Ρ 型)。
[0098] 虽然结合电感负载进行了描述，但是本文中所描述的半导体器件不限于任何特定 类型的负载、电路或其他应用或电子装置。可结合多种情境使用半导体器件。半导体器件不 限于用作分立器件，而可并入多种集成电路中。
[0099] 具有布置于电介质或其他绝缘体上的导电栅电极的半导体器件可被视为M0S器 件，尽管不具有金属栅电极和氧化物栅极绝缘体。因此，即使这种器件可能不采用金属或氧 化物而采用导电材料(例如，金属、合金、硅化物、掺杂半导体等）的各种组合来替代简单金 属和除了氧化物之外的绝缘材料(例如，氮化物、氮氧化物混合物等），也可使用术语"金属 氧化物半导体"和缩写"M0S"。因此，如本文中所使用的，术语"M0S"和"LDM0S"意在包括这种 变型。
[0100] 本发明的实施例由以下权利要求及其等同物限定，并且本部分不应被视为对权利 要求的限制。以上结合优选实施例讨论了本发明的进一步方面和优点，并且这些进一步方 面和优点可在之后被独立地或组合地要求保护。
[0101]尽管本公开已经描述了各种实施例，但是应理解，可在不脱离本公开的范围的情 况下进行许多改变和修改。因此，意在将前述详细描述视为说明性的而非限制，并且应理 解，以下权利要求(包括所有等同物)意在限定本公开的精神和范围。
【主权项】
1. 一种器件，包括 半导体衬底； 第一构成晶体管，包括位于导半体衬底中的彼此并联连接的多个第一晶体管结构；以 及 第二构成晶体管，包括位于半导体衬底中的彼此并联连接的多个第二晶体管结构； 其中，第一构成晶体管和第二构成晶体管彼此相邻地横向布置并且彼此并联连接； 其中，所述多个第一晶体管结构中的每个晶体管结构比所述多个第二晶体管结构中的 每个晶体管结构在饱和工作区域中具有更低的电阻。2. 根据权利要求1所述的器件，其中，所述多个第一晶体管结构中的每个晶体管结构的 有效沟道宽度大于所述多个第二晶体管结构中的每个晶体管结构的有效沟道宽度。3. 根据权利要求2所述的器件，其中，所述多个第一晶体管结构和所述多个第二晶体管 结构中的每个晶体管结构各自包括多个源极区域和多个体接触区域，其中，所述多个体接 触区域与所述多个源极区域沿所述器件的横向维度交替排列地布置。4. 根据权利要求3所述的器件，其中，所述交替排列建立每个晶体管结构的有效沟道宽 度。5. 根据权利要求3所述的器件，其中，在所述多个第二晶体管结构中，所述多个源极区 域中的每个源极区域比所述多个体接触区域中的每个体接触区域具有更小的沟道建立维 度的尺寸。6. 根据权利要求1所述的器件，其中，所述多个第二晶体管结构被所述多个第一晶体管 结构横向地围绕。7. 根据权利要求1所述的器件，其中，所述多个第二晶体管结构在所述多个第一晶体管 结构内居中。8. 根据权利要求1所述的器件，其中，所述多个第一晶体管结构和所述多个第二晶体管 结构彼此不电隔离。9. 根据权利要求1所述的器件，其中，第一构成晶体管和第二构成晶体管是横向扩散金 属氧化物半导体(LDMOS)晶体管。10. 根据权利要求1所述的器件，其中： 所述多个第一晶体管结构和所述多个第二晶体管结构中的每个晶体管结构各自包括 体区域，在所述体区域中，在工作期间形成沟道； 所述多个第一晶体管结构和所述多个第二晶体管结构中的每个晶体管结构的沟道定 向在第一横向方向上； 第一构成晶体管和第二构成晶体管在与第一横向方向正交的第二横向方向上彼此横 向地邻接。11. 根据权利要求1所述的器件，其中，所述多个第一晶体管结构中的相应晶体管结构 与所述多个第二晶体管结构中的相应晶体管结构对准，使得所述相应晶体管结构共享由所 述半导体衬底支撑的共栅极。12. -种器件，包括 半导体衬底； 第一构成晶体管，包括位于半导体衬底中的彼此并联连接的多个第一晶体管结构；以 及 第二构成晶体管，包括位于半导体衬底中的彼此并联连接的多个第二晶体管结构； 其中，第一构成晶体管和第二构成晶体管彼此相邻地横向布置并且彼此并联连接； 所述多个第一晶体管结构中的每个晶体管结构的有效沟道宽度大于所述多个第二晶 体管结构中的每个晶体管结构的有效沟道宽度。13. 根据权利要求12所述的器件，其中，所述多个第一晶体管结构中的每个晶体管结构 的有效沟道宽度大于所述多个第二晶体管结构中的每个晶体管结构的有效沟道宽度。14. 根据权利要求13所述的器件，其中，所述多个第一晶体管结构和所述多个第二晶体 管结构中的每个晶体管结构包括多个源极区域和多个体接触区域，其中，所述多个体接触 区域与所述多个源极区域沿所述器件的横向维度交替排列地布置。15. 根据权利要求14所述的器件，其中，所述交替排列建立每个晶体管结构的有效沟道 宽度。16. 根据权利要求14所述的器件，其中： 针对所述多个第一晶体管结构和所述多个第二晶体管结构中的每个晶体管结构，所述 交替排列建立所述多个体接触区域在沟道建立维度上的共同尺寸以及所述多个源极区域 在沟道建立维度上的共同尺寸； 针对所述多个第二晶体管结构中的每个晶体管结构，所述多个体接触区域的共同尺寸 大于所述多个源极区域的共同尺寸。17. 根据权利要求12所述的器件，其中，所述多个第二晶体管结构被所述多个第一晶体 管结构横向地围绕。18. -种在半导体衬底中制造器件的方法，所述方法包括： 分别在第一构成晶体管的多个第一晶体管结构和第二构成晶体管的多个第二晶体管 结构的半导体衬底中形成体区域，其中，第一构成晶体管和第二构成晶体管彼此相邻，体区 域具有第一导电率类型； 在半导体衬底上形成所述多个第一晶体管结构和所述多个第二晶体管结构的栅极； 根据第一光刻布局在所述多个第一晶体管结构和所述多个第二晶体管结构的半导体 衬底中的每个体区域中形成源极区域，源极区域具有第二导电率类型；以及 根据第二光刻布局在所述多个第一晶体管结构和所述多个第二晶体管结构的半导体 衬底中的每个体区域中形成体接触区域，体接触区域具有第一导电率类型； 其中，第一光刻布局和第二光刻布局被配置为使得所述多个第一晶体管结构中的每个 晶体管结构的有效沟道宽度大于所述多个第二晶体管结构中的每个晶体管结构的有效沟 道宽度。19. 根据权利要求18所述的方法，其中： 第一光刻布局和第二光刻布局被配置为使得所述多个第一晶体管结构和所述多个第 二晶体管结构中的每个晶体管结构的源极区域和体接触区域沿所述器件的横向维度交替 排列地布置；以及 所述交替排列建立每个晶体管结构的有效沟道宽度。20. 根据权利要求18所述的方法，其中，第一光刻布局和第二光刻布局被配置为使得在 所述多个第二晶体管结构中，每个源极区域比每个体接触区域具有更小的沟道建立维度的 尺寸。
【文档编号】H01L27/06GK106024776SQ201610168820
【公开日】2016年10月12日
【申请日】2016年3月23日
【发明人】闵源基, 皮特·罗德里克斯, 杨红凝, 佐江凯
【申请人】飞思卡尔半导体公司