集成电路器件及其制造方法

集成电路器件及其制造方法
【专利摘要】本发明提供了一种集成电路器件，该集成电路器件包括：衬底；第一鳍式有源区域和第二鳍式有源区域，它们在衬底上在第一方向上延伸；衬底上的第一栅线和第二栅线，它们在与第一方向交叉的第二方向上延伸；以及第一接触结构和第二接触结构。第一栅线和第二栅线分别与第一鳍式有源区域和第二鳍式有源区域交叉。第一接触结构位于第一栅线一侧的第一鳍式有源区域上并且接触第一栅线。第二接触结构位于第二栅线一侧的第二鳍式有源区域上。第一接触结构包括包含金属硅化物的第一下接触部分以及第一下接触部分上的第一上接触部分。第二接触结构包括包含金属硅化物的第二下接触部分以及第二下接触部分上的第二上接触部分。
【专利说明】
集成电路器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2015年3月25日在韩国知识产权局提交的韩国专利申请No. 10-2015-0041644的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
[0003] 本公开涉及一种集成电路器件和/或其制造方法，并且更具体地说，涉及一种包括 鳍场效应晶体管(FinFET)的集成电路器件和/或其制造方法。
【背景技术】
[0004] 对于高速电子装置而言，已经使电子装置中的半导体器件小型化。提出FinFET作 为半导体小型化技术的一个示例。在FinFET中，栅极可形成在从衬底突出的鳍上，以使得鳍 用作三维沟道。

【发明内容】

[0005] 本公开涉及一种具有提高的集成密度和性能的集成电路器件。
[0006] 本公开涉及一种制造集成电路器件的方法。
[0007] 根据示例实施例，一种集成电路器件包括衬底、在衬底上彼此间隔开的第一鳍式 有源区域和第二鳍式有源区域、衬底上的第一栅线和第二栅线、第一鳍式有源区域上的第 一接触结构以及第二鳍式有源区域上的第二接触结构。第一鳍式有源区域和第二鳍式有源 区域在第一方向上延伸。第一栅线和第二栅线在与第一方向交叉的第二方向上延伸。第一 栅线和第二栅线分别与第一鳍式有源区域和第二鳍式有源区域交叉。第一接触结构在第一 栅线的一侧。第一接触结构接触第一栅线。第二接触结构在第二栅线的一侧。第一接触结构 包括第一下接触部分以及位于第一下接触部分上的第一上接触部分。第一下接触部分包括 金属硅化物。第二接触结构包括第二下接触部分以及位于第二下接触部分上的第二上接触 部分。第二下接触部分包括金属硅化物。
[0008] 在示例实施例中，第一上接触部分可接触第一栅线的上表面。
[0009] 在示例实施例中，第一下接触部分可在第二方向上延伸。
[0010] 在示例实施例中，第一鳍式有源区域和第二鳍式有源区域可在垂直于衬底的主表 面的方向上从衬底突出。第一下接触部分可延伸以覆盖第一鳍式有源区域的侧壁和上表 面。第一下接触部分可延伸以覆盖第二鳍式有源区域的侧壁和上表面。
[0011] 在示例实施例中，第一上接触部分在第一方向上的宽度可大于第二上接触部分在 第一方向上的宽度。
[0012] 在示例实施例中，第一栅线的接触第一上接触部分的那部分可为伪栅极。
[0013] 在示例实施例中，第一栅线的接触第一上接触部分的那部分可与第一鳍式有源区 域的侧壁竖直地重叠。
[0014] 在示例实施例中，第一上接触部分可包括第一部分和第二部分。第一上接触部分 的第一部分可接触第一下接触部分。第一上接触部分的第二部分可从第一部分的一侧向下 突出并且可接触第一栅线。
[0015] 在示例实施例中，第一上接触部分的第二部分的底表面可比第一下接触部分的上 表面更低。
[0016] 在示例实施例中，第一下接触部分的上表面可比第一栅线的上表面更高。
[0017] 在示例实施例中，第一接触结构还可包括包围第一下接触部分的侧壁和底表面的 第一下阻挡层。第二接触结构还可包括包围第二下接触部分的侧壁和底表面的第二下阻挡 层。
[0018] 在示例实施例中，第一鳍式有源区域可包括布置为彼此分离开的一对PM0S有源区 域。第二鳍式有源区域可包括一对NM0S有源区域。所述一对PM0S有源区域可位于所述一对 NM0S有源区域之间。
[0019] 在示例实施例中，所述一对PM0S有源区域之间的第一距离可实质上等于所述一对 PM0S有源区域之一与邻近于所述一对PM0S有源区域之一的所述一对匪0S有源区域之一之 间的第二距离。
[0020] 在示例实施例中，第一鳍式有源区域可包括一对PM0S有源区域。第二鳍式有源区 域可包括两对《0S有源区域。所述两对NM0S有源区域中的各对布置在所述一对PM0S有源区 域的两侧中的每一侧。
[0021] 在示例实施例中，所述一对PM0S有源区域之间的第一距离可实质上等于所述一对 PM0S有源区域之一与邻近于所述一对PM0S有源区域之一的所述两对匪0S有源区域之一之 间的第二距离。
[0022] 在示例实施例中，所述一对PM0S有源区域之间的第一距离可大于所述两对匪0S有 源区域中的一对NM0S有源区域之间的第三距离。
[0023] 根据示例实施例，一种集成电路器件包括衬底和位于衬底上的静态随机存取存储 器阵列。静态随机存取存储器阵列包括多个静态随机存取存储器单元。所述静态随机存取 存储器阵列包括:多个第一鳍式有源区域和多个第二鳍式有源区域，它们在衬底上并且在 第一方向上延伸;第一栅线和第二栅线，它们在衬底上并且在与第一方向交叉的第二方向 上延伸；以及在第一栅线的一侧位于所述多个第一鳍式有源区域之一上的第一接触结构和 在第二栅线的一侧位于所述多个第二鳍式有源区域之一上的第二接触结构。第一栅线和第 二栅线分别与所述多个第一鳍式有源区域和所述多个第二鳍式有源区域交叉。第一接触结 构包括:位于所述多个第一鳍式有源区域上的第一下接触部分;和位于第一下接触部分上 的第一上接触部分，以及包围第一下接触部分的侧壁的第一下阻挡层。第一上接触部分接 触第一栅线的一部分。
[0024] 在示例实施例中，第一下接触部分可包括金属硅化物。
[0025] 在示例实施例中，第二接触结构可包括:位于所述多个第二鳍式有源区域上的第 二下接触部分，和位于第二下接触部分上的第二上接触部分。可形成第二上接触部分，以使 得第二上接触部分不接触第一栅线或第二栅线。第一下接触部分的上表面的高度可实质上 等于第二下接触部分的上表面的高度。
[0026] 在示例实施例中，第二下接触部分可在第二方向上延伸。第二下接触部分可接触 所述多个第二鳍式有源区域。
[0027] 在示例实施例中，第一栅线的多个部分可与所述多个第一鳍式有源区域交叉。第 一栅线的所述多个部分可位于所述多个第一鳍式有源区域的侧壁上，并且可形成伪晶体 管。
[0028] 在示例实施例中，静态随机存取存储器阵列可包括多个反相器。所述反相器中的 每一个可包括上拉晶体管和下拉晶体管，多个传输晶体管分别连接至所述多个反相器的输 出节点，第一栅线由上拉晶体管和下拉晶体管共享，并且第二栅线由选自所述多个传输晶 体管中的两个传输晶体管共享。
[0029] 在示例实施例中，所述静态随机存取存储器阵列可包括多个NM0S晶体管和多个 PM0S晶体管。第二栅线可由所述多个NM0S晶体管中的两个NM0S晶体管共享。
[0030] 在示例实施例中，所述静态随机存取存储器阵列可包括多个NM0S晶体管和多个 PM0S晶体管。第一栅线可由具有不同导电类型的沟道的两个晶体管共享。所述两个晶体管 可为所述多个NM0S晶体管和所述多个PM0S晶体管中的一部分。
[0031] 根据示例实施例，一种制造集成电路器件的方法包括:在衬底上形成第一鳍式有 源区域和第二鳍式有源区域，第一鳍式有源区域和第二鳍式有源区域在平行于衬底的主表 面的第一方向上延伸;分别在第一鳍式有源区域和第二鳍式有源区域上形成第一栅线和第 二栅线，第一栅线和第二栅线在与第一方向交叉的第二方向上延伸，第一栅线与第一鳍式 有源区域交叉，并且第二栅线与第二鳍式有源区域交叉；以及在第一栅线的一侧在第一鳍 式有源区域上形成第一接触结构并在第二栅线的一侧在第二鳍式有源区域上形成第二接 触结构。第一接触结构和第二接触结构各自包括金属硅化物。
[0032] 在示例实施例中，形成第一接触结构和形成第二接触结构的步骤可包括:在第一 开口和第二开口的内壁和底部上形成第一下阻挡层和第二下阻挡层；以及在第一下阻挡层 和第二下阻挡层上形成填充第一开口和第二开口的第一下接触部分和第二下接触部分。
[0033] 在示例实施例中，所述方法还可包括:在绝缘夹层上形成蚀刻停止层和第二绝缘 夹层，以及形成穿过蚀刻停止层和第二绝缘夹层的第三开口。绝缘夹层可为第一绝缘夹层。 第三开口可暴露出第一栅线的上表面和第一下接触部分的上表面的一部分。
[0034] 根据示例实施例，一种集成电路器件包括：多个鳍，它们在第一方向上延伸，所述 鳍在与第一方向交叉的第二方向上彼此间隔开，所述多个鳍包括第一鳍和第二鳍;第一下 接触部分，其在第二方向上在第一鳍和第二鳍上方延伸;第二下接触部分，其在第二鳍上， 并且与第一下接触部分间隔开，第一下接触部分和第二下接触部分由金属硅化物形成;第 一栅线，其在第一鳍上，并且在第二方向上延伸;第二栅线，其在第二鳍上，并且在第二方向 上延伸，第一栅线和第二栅线彼此间隔开，第一上接触部分在第一栅线和第一下接触部分 上，第一上接触部分在第一方向上延伸；以及位于第二下接触部分上的第二上接触部分。
[0035] 在示例实施例中，所述集成电路器件还可包括衬底以及位于衬底上的多条第一栅 线和第二栅线。第一鳍可为形成在衬底中的在第一方向上延伸的多个第一鳍之一。所述多 个第一鳍可包括在第二方向上彼此间隔开的两个第一鳍。第二鳍可为形成在衬底中的多个 第二鳍之一。所述多个第二鳍可包括在第二方向上彼此间隔开并且位于衬底上的两个第二 鳍。所述两个第一鳍可布置在所述两个第二鳍之间。第一栅线中的第一条可在第二方向上 在所述两个第一鳍以及所述两个第二鳍中的第一个上方延伸。第一栅线中的第二条可在第 二方向上在所述两个第一鳍以及所述两个第二鳍中的第二个上方延伸。第二栅线中的第一 条可连接至所述两个第二鳍中的第一个。第二栅线中的第二条可连接至所述两个第二鳍中 的第二个。
[0036] 在示例实施例中，所述集成电路器件还可包括第一栅线与第一鳍之间的栅极绝缘 层。第一栅线可包括第一部分和第二部分。第一部分可位于第一鳍的上表面上。第二部分可 邻近于第一鳍的侧壁。栅极绝缘层可位于第一鳍与第一栅线的第一部分和第二部分之间。
[0037] 在示例实施例中，第一下接触部分的上表面可比第一栅线的上表面更高。
[0038] 在示例实施例中，集成电路还可包括衬底。第一鳍和第二鳍可形成在衬底中。第一 鳍可包括PM0S晶体管的沟道区域。第二鳍可包括NM0S晶体管的沟道区域。
【附图说明】
[0039] 从以下对如附图所示的本发明构思的非限制性实施例的描述中，将更加清楚地理 解本发明构思的示例实施例，图中相同的附图标记在不同的示图中始终指代相同的部件。 附图不一定按照比例，而是重点示出本发明构思的原理。在附图中：
[0040] 图1A至图1F示出了根据示例实施例的集成电路器件的透视图、平面图和剖视图； [0041 ]图2是用于描述根据示例实施例的集成电路器件的电路图；
[0042]图3A至图3G示出了根据示例实施例的集成电路器件的平面图、布局图和剖视图； [0043]图4A至图4D示出了根据示例实施例的集成电路器件的平面图、布局图和剖视图；
[0044] 图5A、图5B、图6A、图6B、图7、图8A、图8B和图9至图11是用于描述根据示例实施例 的制造集成电路器件的工艺次序的剖视图；
[0045] 图12是根据示例实施例的非易失性存储器装置的框图；
[0046] 图13是包括根据示例实施例的集成电路器件的电子系统的框图；以及
[0047] 图14是包括根据示例实施例的集成电路器件的存储器系统的框图。
【具体实施方式】
[0048] 现在，将在下文中参照其中示出了示例实施例的元件的附图更加全面地描述本发 明构思。然而，本发明构思可按照许多不同形式实现，并且不应理解为仅限于本文阐述的示 例实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的 范围完全传递给本领域普通技术人员之一。在附图中，为了清楚起见，夸大层和区的厚度。 附图中相同的参考符号和/或数字指代相同的元件，因此将不重复对它们的描述。
[0049] 如本文所用，术语"和/或"包括相关所列项之一或多个的任何和所有组合。当诸如 "……中的至少一个"的表达出现于元件的列表之后时，更改元件的整个列表而不更改列表 中的单独的元件。
[0050] 应该理解，当诸如层、区或衬底的元件被称作"位于"另一元件"上"、"连接至"或 "结合至"另一元件时，其可直接位于所述另一元件上、直接连接至或直接结合至所述另一 元件，或者可存在中间元件。相反，当元件被称作"直接位于"另一元件或层"上"、"直接连接 至"或"直接结合至"另一元件或层时，不存在中间元件或层。应该按照相同的方式解释其它 用于描述元件或层之间的关系的词语(例如，"在……之间"与"直接在……之间"、"邻近"与 "直接邻近"等）。
[0051] 应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不 应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可被称 作第二元件，相似地，第二元件可被称作第一元件，而不脱离示例实施例的范围。
[0052] 为了方便描述，本文中可使用诸如"在……下方"、"在……之下"、"下方"、"在…… 之上"、"上方"等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征 的关系。应该理解，空间相对术语旨在涵盖使用或操作中的器件除图中所示的取向之外的 不同取向。例如，如果图中的器件被翻转，则被描述为"在其它元件之下"或"在其它元件下 方"的元件将因此被取向为"在其它元件或特征之上"。因此，术语"在……之下"可涵盖 "在……之上"和"在……之下"这两个取向。器件可按照其它方式取向（旋转90度或位于其 它取向），并且本文所用的空间相对描述语将相应地解释。
[0053] 如本文所用，除非上下文清楚地指明不是这样，否则单数形式"一个"、"一"和"该" 也旨在包括复数形式。还应该理解，当术语"包括"、"包括……的"、"包含"和/或"包含…… 的"用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存 在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0054]本文参照作为示例实施例的理想实施例（和中间结构）的示意图的剖视图来描述 示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因 此，示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致 的形状的偏差。例如，示为矩形的蚀刻区或注入区可具有圆形或弯曲特征。因此，图中示出 的区其本质上是示意性的，并且它们的形状不旨在示出器件的区的实际形状，并且不旨在 限制示例实施例的范围。
[0055] 除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与示 例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本 文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相 关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
[0056] 下文中，将参照附图详细描述本发明构思的示例实施例。
[0057]图1A至图1F示出了根据示例实施例的集成电路器件的透视图、平面图和剖视图。 图1A是集成电路器件100的主要组件的透视图。图1B是图1A的集成电路器件100的平面图。 图1C是沿着图1B的线1A-1A'截取的剖视图。图1D是沿着图1B的线1B-1B'截取的剖视图。图 1E是沿着图1B的线1C-1C'截取的剖视图。图1F是沿着图1B的线1D-1D'截取的剖视图。为了 方便起见，在图1A中省略了第一上阻挡层142U和第二上阻挡层144U以及第一下阻挡层142L 和第二下阻挡层144L。
[0058] 参照图1A至图1F，集成电路器件100可包括其上形成有第一鳍式有源区域FA1和第 二鳍式有源区域FA2的衬底110。在示例实施例中，衬底110可为包括半导体材料的半导体衬 底，所述半导体材料诸如硅、锗、硅锗、碳化硅、砷化镓、砷化铟和磷化铟。在示例实施例中， 衬底11 〇可具有绝缘体上硅(SOI)结构。例如，衬底110可包括掩埋氧化物(BOX)层。衬底110 可包括导电区域，例如，掺有杂质的阱或者掺有杂质的结构。
[0059] 第一鳍式有源区域FA1和第二鳍式有源区域FA2可在垂直于衬底110的主表面的方 向Z上从衬底110突出，并且可分别具有第一导电类型的沟道区域CH1和第二导电类型的沟 道区域CH2。根据示例实施例，第一导电类型的沟道区域CH1可为p型金属氧化物半导体 (PM0S)晶体管的沟道区域，并且第二导电类型的沟道区域CH2可为η型金属氧化物半导体 (匪OS)晶体管的沟道区域。第一沟道区域CH1可为η型的。第二沟道区域CH2可为p型的。然 而，示例实施例不限于此。
[0060] 第一鳍式有源区域FA1和第二鳍式有源区域FA2可在平行于衬底110的主表面的第 一方向（方向X)上延伸。例如，第一鳍式有源区域FA1可具有沿着方向X(其为第一鳍式有源 区域FA1延伸的方向）的长边，并且可具有沿着垂直于方向X的方向Y的短边。
[0061] 在方向X上延伸的第一沟槽(未示出）可形成在第一鳍式有源区域FA1与第二鳍式 有源区域FA2之间，并且隔离层112可形成在第一沟槽上。在衬底110上，第一栅线GL1和第二 栅线GL2可在第二方向（方向Y)上在一条直线上延伸，第二方向与第一鳍式有源区域FA1和 第二鳍式有源区域FA2延伸的方向交叉。第一栅线GL1可在隔离层112上延伸，以与第一鳍式 有源区域FA1交叉同时覆盖第一鳍式有源区域FA1的上表面和两个侧表面，第二栅线GL2可 在隔离层112上延伸以与第二鳍式有源区域FA2交叉同时覆盖第二鳍式有源区域FA2的上表 面和两个侧表面。
[0062]第一栅线GL1和第二栅线GL2中的每一个可在第二方向（方向Y)上延伸，并且可在 衬底110上的第一水平高度LV1处具有与衬底110的上表面平行地延伸的上表面。第一栅线 GL1和第二栅线GL2的上表面可在平行于衬底110的延伸方向（也就是说，X-Y平面的延伸方 向）的方向上延伸。
[0063]根据示例实施例，第一栅线GL1和第二栅线GL2可具有金属氮化物层、金属层、导电 封盖层和间隙填充金属层按次序堆叠的结构。金属氮化物层和金属层中的每一个可包括选 自11、13、￥、1?11、他、]\1〇和!1;1；'的至少一种金属。金属氮化物层和金属层中的每一个可通过原子 层沉积(ALD)、金属有机ALD(M0ALD)或者金属有机化学气相沉积(M0CVD)形成。导电封盖层 可用作限制和/或防止金属层的表面氧化的保护层。另外，导电封盖层可用作当在金属层上 沉积另一导电层时使得沉积处理容易的润湿层。导电封盖层可由诸如TiN和TaN或它们的组 合的金属氮化物形成。然而，导电封盖层不限于此。间隙填充金属层可在第一鳍式有源区域 FA1和第二鳍式有源区域FA2的侧壁和上表面上布置在导电封盖层上。间隙填充金属层可由 钨(W)层或TiN层形成。间隙填充金属层可通过ALD、CVD或者物理气相沉积(PVD)形成。间隙 填充金属层可掩埋由于导电封盖层的上表面上的台阶部分而在第一鳍式有源区域FA1和第 二鳍式有源区域FA2的侧壁和上表面上形成的凹陷，而没有空隙。
[0064]栅极绝缘层120可介于第一栅线GL1与第一鳍式有源区域FA1之间，并且栅极间隔 件130可形成在第一栅线GL1的两个侧壁上。栅极绝缘层120也可介于第一栅线GL1与栅极间 隔件130之间。栅极绝缘层120可介于第二栅线GL2与第二鳍式有源区域FA2之间，并且栅极 间隔件130可形成在第二栅线GL2的两个侧壁上。栅极绝缘层120也可介于第二栅线GL2与栅 极间隔件130之间。
[0065]第一接触结构CS1可在第一栅线GL1的一侧形成在第一鳍式有源区域FA1上，并且 第二接触结构CS2可在第二栅线GL2的一侧形成在第二鳍式有源区域FA2上。
[0066]第一接触结构CS1可包括:第一下接触部分CT1L，其覆盖隔离层112上的第一鳍式 有源区域的上表面和两个侧壁以及第二鳍式有源区域的上表面和两个侧壁；以及第一上接 触部分CT1U，其布置在第一下接触部分CT1L上，并且接触第一栅线GL1。
[0067]第一下接触部分CT1L可在第一栅线GL1的一侧沿着第一栅线GL1的延伸方向（方向 Y)延伸。第一下接触部分CT1L可延伸以覆盖第一鳍式有源区域FA1的上表面和两个侧壁并 且覆盖第二鳍式有源区域FA2的上表面和两个侧壁。第一下接触部分CT1L的上表面的高度 可等于或大于第一栅线GL1和第二栅线GL2的上表面的高度。然而，示例实施例不限于此。第 一上接触部分CT1U可形成在第一下接触部分CT1L上，并且可接触第一栅线GL1的上表面的 一部分。第一上接触部分CT1U可具有沿着与第一栅线GL1的延伸方向交叉的方向（方向X)延 伸的长边和沿着第一栅线GL1的延伸方向（方向Y)延伸的短边。
[0068] 如图1E和图1F所示，第一下接触部分CT1L可沿着第一栅线GL1和第二栅线GL2的延 伸方向延伸，并且第一上接触部分CT1U可在与第一下接触部分CT1L的延伸方向交叉的方向 上在第一下接触部分CT1L上延伸。也就是说，第一上接触部分CT1U在方向X上的第一宽度 WlUa可大于第一下接触部分CT1L在方向X上的第二宽度WILa。同时，第一上接触部分CT1U在 方向Y上的第三宽度WlUb可小于第一下接触部分CT1L在方向Y上的第四宽度WILb。因此，分 别在方向X和方向Y上延伸的第一上接触部分CT1U和第一下接触部分CT1L可在第一栅线GL1 的一侧在第一鳍式有源区域FA1上彼此竖直地重叠。
[0069] 根据示例实施例，第一下接触部分CT1L可包括金属硅化物。例如，第一下接触部分 CT1L可包括硅化镍、硅化钴、硅化钨、硅化钽等。然而，第一下接触部分CT1L的材料不限于 此。根据示例实施例，第一上接触部分CT1U可包括诸如金属、金属氮化物或掺有杂质的多晶 硅的导电材料。然而，第一上接触部分CT1U的材料不限于此。
[0070] 第一下阻挡层142L可覆盖第一下接触部分CT1L的侧壁和底表面，并且第一上阻挡 层142U可覆盖第一上接触部分CT1U的侧壁和底表面。第一下阻挡层142L和第一上阻挡层 142U可分别以期望(和/或替代性地，预定)厚度共形地形成在第一下接触部分CTL1和第一 上接触部分CT1U的侧壁和底表面上。例如，第一下阻挡层142L和第一上阻挡层142U可包括 氮化钛、氮化钽、氮化钨、钛碳氮化物等。根据示例实施例，第一下阻挡层142L和第一上阻挡 层142U可具有约iqA至1〇〇:Α的厚度。然而，示例实施例不限于此。
[0071 ] 第一下阻挡层142L可介于第一下接触部分CT1L与第一鳍式有源区域FA1之间，以 用作限制和/或防止第一下接触部分CT1L和第一鳍式有源区域FA1直接彼此接触的阻挡。具 体地说，第一下阻挡层142L可限制和/或防止当在形成第一下接触部分CT1L的工艺中使用 的材料(例如源气)渗入第一鳍式有源区域FA1中时会发生的集成电路器件100的性能劣化。 另外，第一上阻挡层142U可限制和/或防止会由于第一上接触部分CT1U与第一下接触部分 CT1L之间的直接接触造成的不期望的化学反应而导致的在第一上接触部分CT1U和第一下 接触部分CT1L中的损坏。
[0072]第二接触结构CS2可包括:第二下接触部分CT2L，其覆盖隔离层112上的第二鳍式 有源区域FA2的上表面和两个侧壁;和第二上接触部分CT2U，其布置在第二下接触部分CT2L 上。
[0073]第二下接触部分CT2L可在第二栅线GL2的一侧覆盖第二鳍式有源区域FA2的上表 面和两个侧壁。在第二下接触部分CT2L可在第二栅线GL2的一侧布置在第二鳍式有源区域 FA2上的同时，第一下接触部分CT1L可在第二栅线GL2的另一侧布置在第二鳍式有源区域 FA2上。因此，第一下接触部分CT1L和第二下接触部分CT2L(它们中的每一个布置为与第二 鳍式有源区域FA2交叉)可在第二栅线GL2介于它们之间的情况下彼此分离开。第二下接触 部分CT2L不接触第一鳍式有源区域FA1。根据示例实施例，第二下接触部分CT2L的上表面的 高度可等于或大于第一栅线GL1和第二栅线GL2的上表面的高度。然而，示例实施例不限于 此。
[0074] 第二上接触部分CT2U可形成在第二下接触部分CT2L上。第二上接触部分CT2U的底 表面的高度基本等于第一上接触部分CT1U的底表面的高度。然而，示例实施例不限于此。
[0075] 第二下阻挡层144L可覆盖第二下接触部分CT2L的侧壁和底表面，并且第二上阻挡 层144U可覆盖第二上接触部分CT2U的侧壁和底表面。
[0076]根据示例实施例，第二下接触部分CT2L可包括金属硅化物。例如，第二下接触部分 CT2L可包括硅化镍、硅化钴、硅化钨、硅化钽等。然而，第二下接触部分CT2L的材料不限于 此。根据示例实施例，第二上接触部分CT2U可包括诸如金属、金属氮化物或掺有杂质的多晶 硅之类的导电材料。然而，第二上接触部分CT2U的材料不限于此。
[0077]根据示例实施例，第一接触结构CS1可用作静态随机存取存储器(SRAM)装置的存 储节点接触部分。例如，第一接触结构CS1可将利用第一栅线GL1实现的下拉晶体管和上拉 晶体管的漏极连接至利用第二栅线GL2实现的导通栅极(pass gate)。另外，第二接触结构 CS2可用作SRAM装置的位线接触部分、互补位线接触部分、电源节点接触部分或者地节点接 触部分。然而，示例实施例不限于此。
[0078] 在参照图1A至图1F描述的集成电路器件100中，第一接触结构CS1和第二接触结构 CS2分别包括包含金属硅化物的第一下接触部分CT1L和第二下接触部分CT2L。另外，第一下 阻挡层142L和第二下阻挡层144L分别覆盖第一下接触部分CT1L和第二下接触部分CT2L的 侧壁和底表面。由于第一接触结构CS1和第二接触结构CS2包括金属硅化物，因此第一接触 结构CS1和第二接触结构CS2可具有减小的接触电阻。因此，可改进包括第一接触结构CS1和 第二接触结构CS2的集成电路器件100的性能。
[0079] 另外，由于第一接触结构CS1和第二接触结构CS2因包括金属硅化物而可具有减小 的接触电阻，因此可利用具有相对小的尺寸(例如，宽度或高度）的接触结构CS1和CS2实现 具有足够小的接触电阻的集成电路器件100。因此，可增大集成电路器件100的集成密度。
[0080] 另外，在形成第一下接触部分CT1L和第二下接触部分CT2L的工艺中，第一鳍式有 源区域FA1和第二鳍式有源区域FA2和/或邻近的第一栅线GL1和第二栅线GL2可受到物理损 坏和化学损坏，而第一下阻挡层142L和第二下阻挡层144L可保护第一鳍式有源区域FA1和 第二鳍式有源区域FA2免于这样的物理损坏和化学损坏。因此，尺寸增大的第一接触结构 CS1和第二接触结构CS2可形成在第一鳍式有源区域FA1与第二鳍式有源区域FA2之间和第 一栅线GL1与第二栅线GL2之间的相对窄的空间中（例如，第一接触结构CS1与第二接触结构 CS2之间的距离以及第一栅线GL1与第二栅线GL2之间的距离可减小），从而可增大集成电路 器件100的集成密度。
[00811 第一栅线GL1可包括第一部分GLl_a和第二部分GLl_b，第一栅线GL1的第一部分 GLl_a可布置在第一导电类型的沟道区域CH1的上表面上，并且第一栅线GL1的第二部分 GLl_b可布置在第一导电类型的沟道区域CH1的侧壁与栅极间隔件130之间的隔离层112上。 [0082]图2是用于描述根据示例实施例的集成电路器件200的电路图。图2示出了包括六 个晶体管的6T SRAM单元的电路图。
[0083]参照图2,集成电路器件200可包括并联在电源节点Vcc与地节点Vss之间的一对反 相器INV1和INV2以及分别连接至所述一对反相器INV1和INV2的输出节点的第一传输晶体 管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可分别连接至位线 BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可连接至字线WL。 [0084]第一反相器INV1包括串联的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二 反相器INV2包括串联的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和 第二上拉晶体管PU2可形成为PM0S晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2 可形成为NM0S晶体管。
[0085]第一反相器INV1的输入节点可连接至第二反相器INV2的输出节点，并且第二反相 器INV2的输入节点可连接至第一反相器INV1的输出节点，以使得第一反相器INV1和第二反 相器INV2形成一个锁存电路。
[0086]图3A至图3G示出了根据示例实施例的集成电路器件的平面图、布局图和剖视图。 图3A是集成电路器件200A的主要组件的平面图。图3B是简明地示出图3A的鳍式有源区域FA 和栅线SGL的布置方式的布局图。图3C是图3A的静态随机存取存储器(SRAM)单元210A的放 大图。图3D是沿着图3A的线3D-3D '截取的剖视图。图3E是沿着图3A的线3E-3E '截取的剖视 图，图3F是沿着图3A的线3F-3F '截取的剖视图，图3G是沿着图3A的线3G-3G '截取的剖视图。 在图3A至图3G中，相同的附图标记指代图1A至图1F中的相同元件，并且将省略它们的详细 描述。
[0087]参照图3A至图3G，集成电路器件200A包括SRAM阵列210,其包括在衬底110上按照 矩阵排列的多个SRAM单元210A、210B、210C和210D。图3A至图3F示出了四个SRAM单元210A、 210B、210C和210D，它们中的每一个包括六个鳍场效应晶体管(FinFET)。
[0088] SRAM阵列210可包括参照图1A至图IF描述的集成电路器件100的特征。
[0089] 所述多个SRAM单元210A、210B、210C和210D中的每一个包括沿着第一方向（方向X) 彼此平行地延伸的多个鳍式有源区域FA(例如，FA1至FA10)。所述多个鳍式有源区域FA中的 每一个可在垂直于衬底110的主表面的方向Z上从衬底110突出。
[0090] 另外，所述多个SRAM单元210A、210B、210C和210D可包括多条栅线SGL，它们延伸以 覆盖所述多个鳍式有源区域FA的两个侧壁和上表面，并且在与第一方向（方向X)交叉的第 二方向（方向Y)上彼此平行地延伸。所述多条栅线SGL中在一条直线上延伸的两条邻近的栅 线SGL可具有与参照图1A至图1F描述的第一栅线（图1A的GL1)和第二栅线（图1A的GL2)的结 构相对应的结构。
[0091] 形成所述多个SRAM单元210A、210B、210C和210D的第一上拉晶体管PU1、第一下拉 晶体管roi、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管TO2和第二传输晶体 管PS2中的每一个可形成为鳍式晶体管。具体地说，第一上拉晶体管PU1和第二上拉晶体管 PU2中的每一个可形成为PM0S晶体管，并且第一下拉晶体管PD1、第二下拉晶体管PD2、第一 传输晶体管PS1和第二传输晶体管PS2中的每一个可形成为NM0S晶体管。
[0092] 各晶体管可形成在方向X上延伸的所述多个鳍式有源区域FA与在方向Y上延伸的 所述多条栅线SGL交叉的交叉点处。例如，在SRAM单元210A中，各个晶体管可形成在所述多 个鳍式有源区域FA与所述多条栅线SGL之间的六个交叉点中的每一个上，从而可在SRAM单 元210A中形成六个晶体管。
[0093] 如图3B所示，在SRAM单元210A中，第一传输晶体管PS1可形成在鳍式有源区域FA5 与栅线SGL3彼此交叉的交叉点处。第二传输晶体管PS2形成在鳍式有源区域FA1与栅线SGL2 彼此交叉的交叉点处。第一下拉晶体管形成在鳍式有源区域FA5与栅线SGL1彼此交叉的 交叉点处。第二下拉晶体管PD2形成在鳍式有源区域FA1与栅线SGL4彼此交叉的交叉点处。 第一上拉晶体管PU1形成在鳍式有源区域FA4与栅线SGL1彼此交叉的交叉点处。第二上拉晶 体管HJ2形成在鳍式有源区域FA2与栅线SGL4彼此交叉的交叉点处。
[0094]所述多条栅线SGL1至SGL5中的每一条可由两个晶体管共享。例如，如在SRAM单元 210A中，栅线SGL1可由第一下拉晶体管和第一上拉晶体管PU1共享。另外，与栅线SGL1在 一条直线上沿着栅线SGL1的延伸方向延伸的栅线SGL2可形成第二传输晶体管PS2。
[0095] 在两个邻近的SRAM单元210A和210C中，在栅线SGL的延伸方向上在一条直线上延 伸的两条邻近的栅线SGL中的栅线SGL1 (位于SRAM单元210A中）可由形成SRAM单元210A的第 一上拉晶体管PU1和第一下拉晶体管PD1共享，并且两条邻近的栅线SGL中位于SRAM单元 210C中的栅线SGL5可由形成SRAM单元210C的第一上拉晶体管PU1和第一下拉晶体管H)1共 享。
[0096] 在示例实施例中，所述多条栅线SGL1至SGL5中的两条邻近的栅线SGL(所述两条邻 近的栅线SGL在栅线SGL的延伸方向上在一条直线上延伸）中的每一条可由具有相同导电类 型的沟道的两个晶体管共享。
[0097] 在示例实施例中，所述多条栅线SGL1至SGL5中的两条邻近的栅线SGL(所述两条邻 近的栅线SGL在栅线SGL的延伸方向上在一条直线上延伸）中的每一条可由具有不同导电类 型的沟道的两个晶体管共享。
[0098] 在示例实施例中，所述多条栅线SGL1至SGL5中的两条邻近的栅线SGL(所述两条邻 近的栅线SGL在栅线SGL的延伸方向上在一条直线上延伸）中的任一条可由具有相同导电类 型的沟道的两个晶体管共享，并且另一条栅线SGL可由具有不同导电类型的沟道的两个晶 体管共享。
[0099] 如图3B所示，形成SRAM单元210A的栅线SGL1可由形成为NM0S晶体管的第一下拉晶 体管roi和形成为PM0S晶体管的第一上拉晶体管PU1共享。邻近于栅线SGL1并且形成SRAM单 元210C的栅线SGL5可由形成为NM0S晶体管的第一下拉晶体管和形成为PM0S晶体管的第 一上拉晶体管PU1共享。
[0100]另外，在两个邻近的SRAM单元210A和210B中，在一条直线上延伸的两条邻近的栅 线SGL中的栅线SGL4(栅线SGL4位于SRAM单元210A中）可由形成为PM0S晶体管的第二上拉晶 体管PU2和形成为NM0S晶体管的第二下拉晶体管PD2共享，并且邻近于栅线SGL4的栅线SGL3 可由形成为NM0S晶体管的两个第一传输晶体管PS1共享。
[0101]如图3C所示，各种接触结构可布置在SRAM单元210A中。详细地说，一个字线接触部 *C_WL可连接至第一传输晶体管PS1的栅线SGL3,并且另一个字线接触部分C_WL可连接至 第二传输晶体管PS2的栅线SGL2。位线接触部分C_BL可连接至第一传输晶体管PS1的漏极， 并且互补位线接触部*C_/BL可连接至第二传输晶体管PS2的漏极。一个电源节点接触部分 C_Vcc可连接至第一上拉晶体管PU1的源极，并且另一个电源节点接触部分C_Vcc可连接至 第二上拉晶体管PU2的源极。一个地节点接触部*C_Vss可连接至第一下拉晶体管roi的源 极，并且另一个地节点接触部*C_Vss可连接至第二下拉晶体管TO2的源极。第一存储节点 接触部*C_SN1可连接至第一传输晶体管PS1的源极以及第一上拉晶体管PU1和第一下拉晶 体管TO1的漏极。第二存储节点接触部分C_SN2可连接至第二传输晶体管PS2的源极以及第 二上拉晶体管PU2和第二下拉晶体管TO2的漏极。
[0102] 第一存储节点接触部*C_SN1和第二存储节点接触部分C_SN2中的至少一个可包 括与参照图1A至图1F描述的集成电路器件100的第一接触结构（图1A的CS1)的特征相似的 特征，并且位线接触部分C_BL、互补位线接触部分C_/BL、电源节点接触部分C_Vcc和地节点 接触部*C_Vss中的至少一个可包括与集成电路器件100的第二接触结构（图1A的CS2)的特 征相似的特征。这里，为了方便解释，第一存储节点接触部分C_SN1和第二存储节点接触部 *C_SN2中的至少一个将被称作第一接触结构CS11，并且位线接触部分C_BL、互补位线接触 部分C_/BL、电源节点接触部分C_Vcc和地节点接触部分C_Vss中的至少一个将被称作第二 接触结构CS22。
[0103] 如图3A所示，所述多个鳍式有源区域FA1至FA10可布置为在方向X上彼此分离开， 并且第一接触结构CS11或第二接触结构CS22可在栅线SGL的一侧形成在所述多个鳍式有源 区域FA上。
[0104] 第一接触结构CS11可在由具有不同导电类型的沟道的两个晶体管共享的栅线SGL 的一侧形成在所述多个鳍式有源区域FA1至FA10中的具有第一导电类型的沟道区域的鳍式 有源区域FA上。第二接触结构CS22可在由具有不同导电类型的沟道的两个晶体管共享的栅 线SGL的另一侧上形成在所述多个鳍式有源区域FA1至FA10中的具有第二导电类型的沟道 区域的鳍式有源区域FA上。根据示例实施例，第一导电类型的沟道区域可为PM0S沟道区域， 并且第二导电类型的沟道区域可为NM0S沟道区域。
[0105] 如图3C所示，在SRAM单元210A中，第一存储节点接触部分C_SN1可形成在由具有不 同导电类型的沟道的两个晶体管共享的栅线SGL4与具有第一导电类型的沟道区域的鳍式 有源区域FA4彼此交叉的交叉点处，并且第二存储节点接触部*C_SN2可形成在由具有不同 导电类型的沟道的两个晶体管共享的栅线SGL1与具有第一导电类型的沟道区域的鳍式有 源区域FA2彼此交叉的交叉点处。
[0106] 另外，这里，为了方便解释，由具有不同导电类型的沟道的两个晶体管共享的栅线 SGL将被称作第一栅线SGLA，并且由具有相同导电类型的沟道的两个晶体管共享的栅线SGL 将被称作第二栅线SGLB。第一栅线SGLA和第二栅线SGLB可包括与参照图1A至图1F描述的集 成电路器件100的第一栅线GL1和第二栅线GL2的特征相似的特征。
[0107] 第一接触结构CS11可在第一栅线SGLA的一侧形成在所述多个鳍式有源区域FA1至 FA10中的具有第一导电类型的沟道区域的鳍式有源区域FA上，并且第一接触结构CS11的上 部可接触第一栅线SGLA的上表面的一部分。
[0108] 第一接触结构CS11可包括:第一下接触部分CT11L，其形成在所述多个鳍式有源区 域FA1至FA10中的具有第一导电类型的沟道区域的鳍式有源区域FA上；以及第一上接触部 分CT11U，其形成在第一下接触部分CT11L上并且接触第一栅线SGLA。
[0109] 如图3A至图3C所示，第一下接触部分CT11L可在平行于第一栅线SGLA和第二栅线 SGLB的方向（方向Y)上延伸（例如，第一下接触部分CT11L可具有在平行于第一栅线SGLA和 第二栅线SGLB的方向（方向Y)上延伸的两条长边）。在所述多个SRAM单元210A、210B、210C和 210D中的SRAM单元210A中，第一下接触部分CT11L可在栅线SGL1的一侧形成在鳍式有源区 域FA2上，并且第一下接触部分CT11L可延伸以覆盖邻近的鳍式有源区域FA1。另外，在SRAM 单元210A中，第一下接触部分CT11L可在栅线SGL4的一侧形成在鳍式有源区域FA4上，并且 第一下接触部分CT11L可延伸以覆盖邻近的鳍式有源区域FA5。
[0110]第一上接触部分CT11U可在与第一栅线SGLA交叉的方向（方向X)延伸，并且可接触 邻近的第一栅线SGLA(例如，第一上接触部分CT11U可具有在与第一栅线SGLA交叉的方向上 延伸的两条长边）。如图3C所示，在所述多个SRAM单元210A、210B、210C和210D中的SRAM单元 210A中，第一上接触部分CT11U可在栅线SGL1的一侧布置在第一下接触部分CT11L(其布置 在鳍式有源区域FA2)上，以使得第一上接触部分CT11U接触栅线SGL1。另外，在SRAM单元 210A中，第一上接触部分CT11U可在栅线SGL4的一侧布置在第一下接触部分CT11L(其布置 在鳍式有源区域FA4上)上，以使得第一上接触部分CT11U接触栅线SGL4。 如图3D和图3E所示，第一上接触部分CT11U包括底表面的高度不同的第一部分 CT111L1和第二部分CT11U_2,并且第一部分CT111L1可形成在第一下接触部分CT11L上。第 二部分CT11U_2可在第一部分CT11U_1的一侧接触邻近的第一栅线SGLA的上表面。
[0112] 第一栅线SGLA的上表面水平高度LV1可比第一下接触部分CT11L的上表面水平高 度LV_C1更低。因此，第一上接触部分CT11U的第一部分CT11U_1的底表面的高度与第一下接 触部分CT11L的上表面水平高度LV_C1基本相同。另外，第一上接触部分CT11U的第二部分 CT11U_2的下表面水平高度LV_C2可比第一下接触部分CT11L的上表面水平高度LV_C1或者 第一上接触部分CT11U的第一部分CT111L1的下表面水平高度更低。如图3D和图3E所示，例 如由于用于形成第一上接触部分CT11U的蚀刻工艺中的蚀刻率的区域性差异，导致第一上 接触部分CT11U的第二部分CT11U_2的下表面水平高度LV_C2可比第一栅线SGLA的上表面水 平高度LV1更低。然而，示例实施例不限于此，并且第一上接触部分CT11U的第二部分CT11U_ 2的下表面水平高度LV_C2可位于与第一栅线SGLA的上表面水平高度LV1基本相同的水平高 度。
[0113] 如图3D和图3E所示，第一栅线SGLA的接触第一上接触部分CT11U的那部分可与鳍 式有源区域FA的短边的侧壁竖直地重叠。第一栅线SGLA可包括第一部分SGLA_a和第二部分 SGLA_b，并且第一栅线SGLA的第一部分布置在鳍式有源区域FA的上表面上，并且 第一栅线SGLA的第二部分布置在鳍式有源区域FA的短边的侧壁上。第一栅线SGLA 的第二部分SGLA_b可形成SRAM单元210A中的伪晶体管。
[0114] 与参照图1A至图1F的描述相似，第一下阻挡层142L可形成在第一下接触部分 CT11L的侧壁和底表面上，并且第一上阻挡层142U可形成在第一上接触部分CT11U的侧壁和 底表面上。
[0115] 第二接触结构CS22可形成在所述多个鳍式有源区域FA中的其上未布置第一接触 结构CS11的鳍式有源区域FA上。如图3C所示，在SRAM单元210A中，第一接触结构CS11 (或者 第二存储节点接触部*C_SN2)和第二接触结构CS22(或者电源节点接触部*C_Vcc)可形成 在栅线SGL4两侧的鳍式有源区域FA2上。另外，第一接触结构CS11 (或者第一存储节点接触 部分C_SN1)和第二接触结构CS22(或者位线接触部分C_BL)可形成在栅线SGL3两侧的鳍式 有源区域FA5上。
[0116] 第二接触结构CS22可包括形成在鳍式有源区域FA上的第二下接触部分CT22L和形 成在第二下接触部分CT22L上的第二上接触部分CT22U。第二接触结构CS22不接触第一栅线 SGLA或者第二栅线SGLB。
[0117] 第二下接触部分CT22L的上表面的高度可基本等于第一下接触部分CT11L的上表 面的高度。因此，第二下接触部分CT22L的上表面水平高度可与第一下接触部分CT11L的上 表面水平高度LV_C1相同。
[0118] 与参照图1A至图IF的描述相似，第二下阻挡层144L可形成在第二下接触部分 CT22L的侧壁和底表面上，并且第二上阻挡层144U可形成在第二上接触部分CT22U的侧壁和 底表面上。
[0119] 如图3E所示，第一下接触部分CT11L和第二下接触部分CT22L的侧壁可被按次序堆 叠在隔离层112和所述多个鳍式有源区域FA上的第一栅极间绝缘层232和第一绝缘夹层234 包围。第一栅极间绝缘层232可在方向Y上延伸的邻近的栅线SGLA与SGLB之间在方向Y上延 伸。第一栅极间绝缘层232的上表面水平高度可与第一栅线SGLA的上表面水平高度（图3D的 LV1)相同。第一栅极间绝缘层232和第一绝缘夹层234可包括诸如二氧化硅、氮化硅、氮氧化 硅等的绝缘材料。
[0120] 第一上接触部分CT11U和第二上接触部分CT22U的侧壁可被按次序堆叠的蚀刻停 止层242和第二绝缘夹层244包围。蚀刻停止层242和第二绝缘夹层244可包括诸如二氧化 硅、氮化硅、氮氧化硅等的绝缘材料。另外，蚀刻停止层242可包括相对于第一绝缘夹层234 具有蚀刻选择性的材料。
[0121] 第一上接触部分CT11U的第二部分CT11U_2可被第一绝缘夹层234包围，并且第二 部分CT11U_2的底表面可接触第一栅线SGLA。虽然图3E示出的是第二部分CT11U_2的底部接 触第一栅极间绝缘层232的一部分，但是示例实施例不限于此。
[0122] 如图3D所示，绝缘封盖层240可形成在第一栅线SGLA和第二栅线SGLB上，并且绝缘 封盖层240可介于第一栅极间绝缘层232与第一绝缘夹层234之间。绝缘封盖层240可用作保 护层，其限制和/或防止在形成第一栅线SGLA和第二栅线SGLB之后的后续处理中会发生的 第一栅线SGLA和第二栅线SGLB中的损坏。绝缘封盖层240可包括诸如二氧化硅、氮化硅、氮 氧化硅等的绝缘材料。然而，绝缘封盖层240的材料不限于此。
[0123] 如图3F所示，第一栅线SGLA和第二栅线SGLB可通过第二栅极间绝缘层250分离。第 二栅极间绝缘层250可布置在沿着方向Y在一条直线上延伸并且彼此邻近的第一栅线SGLA 与第二栅线SGLB之间。根据示例实施例，第二栅极间绝缘层250的上表面的高度可基本等于 第一栅极间绝缘层232的上表面的高度。
[0124] 如图3B所示，在所述多个SRAM单元210A、210B、210C和210D中，具有第一导电类型 的沟道区域的鳍式有源区域FA与邻近的具有第一导电类型的沟道区域的鳍式有源区域FA 之间的距离S1可基本等于具有第一导电类型的沟道区域的鳍式有源区域FA与邻近的具有 第二导电类型的沟道区域的鳍式有源区域FA之间的距离S2。例如，在SRAM单元210A中，所述 多个鳍式有源区域FA1、FA2、FA4和FA5可布置为彼此分离开相同距离。
[0125] 如参照图1A至图1F的集成电路器件100的描述，由于第一接触结构CS11和第二接 触结构CS22包括金属硅化物，因此第一接触结构CS11和第二接触结构CS22可具有减小的接 触电阻，并且即使第一接触结构CS11和第二接触结构CS22的尺寸小也可实现具有足够小的 接触电阻的集成电路器件200。另外，由于第一接触结构CS11和第二接触结构CS22包括阻挡 层142L、142U、144L和144U，因此可限制和/或防止在形成第一接触结构CS11和第二接触结 构CS22的工艺中会对所述多个鳍式有源区域FA和邻近的栅线SGL造成的损坏，并且尺寸增 大的接触结构CS11和CS22可形成在相对小的空间中。因此，可实现其中所述多个鳍式有源 区域FA布置为彼此分离开相同距离的SRAM单元阵列210。因此，集成电路器件200A可具有增 大的集成密度。
[0126] 图4A至图4D示出了根据示例实施例的集成电路器件的平面图、布局图和剖视图。 图4A是集成电路器件300的主要组件的平面图。图4B是简单地示出图4A的鳍式有源区域FA 和栅线SGL的布置方式的布局图。图4C是沿着图4A的线4C-4C'截取的剖视图。图4D是沿着图 4A的线4D-4D '截取的剖视图。在图4A至图4D中，相同的附图标记指代图1A至图3G中的相同 元件，并且将省略它们的详细描述。
[0127] 参照图4A至图4D，集成电路器件300可与参照图3A至图3G描述的集成电路器件 200A具有相似的组件。然而，就集成电路器件300而言，所述多个鳍式有源区域FA中的具有 第二导电类型的沟道区域的鳍式有源区域FA可为具有第二导电类型的一对沟道区域的鳍 式有源区域FA，所述一对沟道区域彼此平行地延伸。
[0128] 在SRAM单元310A中，具有第二导电类型的沟道区域的一对鳍式有源区域F1A和F1B 可布置在具有第一导电类型的沟道区域的邻近的鳍式有源区域F2的一侧。另外，具有第二 导电类型的沟道区域的一对鳍式有源区域F5A和F5B可布置在具有第一导电类型的沟道区 域的邻近的鳍式有源区域F4的一侧。
[0129] 在SRAM单元310A中，可实现包括通过所述一对鳍式有源区域F5A和F5B串联的两个 晶体管的第一传输晶体管PS1A，并且可实现包括通过所述一对鳍式有源区域F5A和F5B串联 的两个晶体管的第一下拉晶体管PD1A。另外，可实现包括通过一对鳍式有源区域F1A和F1B 串联的两个晶体管的第二传输晶体管PS2A，并且可实现包括通过所述一对鳍式有源区域 FIA和F1B串联的两个晶体管的第二下拉晶体管PD2A。在图4A中，鳍式区域F6A和F6B以及 F10A和F10B可分别与鳍式区域F1A和F1B以及F5A和F5B相似。
[0130] 第一接触结构CS31的第一下接触部分CT31L可延伸以覆盖具有第一导电类型的沟 道区域的鳍式有源区域F4的侧壁和上表面，并且覆盖具有第二导电类型的沟道区域的邻近 的一对鳍式有源区域F5A和F5B的侧壁和上表面。另外，第二接触结构CS32的第二下接触部 分CT32L可形成为覆盖所述一对鳍式有源区域F5A和F5B的侧壁和上表面。
[0131] 由于形成了通过具有第二导电类型的沟道区域的所述成对的鳍式有源区域F5A和 F5B以及F1A和F1B串联的第一下拉晶体管HHA和第二下拉晶体管TO2A以及第一传输晶体管 PS1A和第二传输晶体管PS2A，因此集成电路器件300可具有改进的性能。
[0132] 图5A、图5B、图6A、图6B、图7、图8A、图8B和图9至图11是用于描述根据示例实施例 的制造集成电路器件的处理次序的剖视图。将参照图5A至图11描述根据示例实施例的制造 参照图3A至图3G描述的集成电路器件200A的方法。图5A、图6A、图8A和图9至图11是对应于 沿着图3A的线3E-3E'截取的剖视图的一些部分的剖视图，图5B、图6B和图7是对应于沿着图 3A的线3F-3F'截取的剖视图的一些部分的剖视图，并且图8B是对应于沿着图3A的线3G-3G' 截取的剖视图的一些部分的剖视图。在图5A至图11中，相同的附图标记指代图3A至图3G中 的相同元件，并且将省略它们的详细描述。
[0133] 参照图5A和图5B，通过在衬底110上形成掩模图案（未示出）以及利用掩模图案作 为蚀刻掩模蚀刻衬底110的一部分，可在衬底110上形成在方向Y上延伸的第一沟槽T1以及 连接至第一沟槽T1并且在方向X上延伸的第二沟槽T2。
[0134] 当第一沟槽T1和第二沟槽T2形成在衬底110上时，可获得多个鳍式有源区域FA，它 们在垂直于衬底110的主表面的方向（方向Z)上从衬底110向上突出，并且在一个方向（方向 X)上延伸。
[0135] 根据示例实施例，掩模图案可由氮化硅层、氮氧化硅层、旋涂玻璃(S0G)层、旋涂硬 掩模(S0H)层、光致抗蚀剂层或它们的组合形成。然而，掩模图案不限于此。
[0136] 选择性地，可执行氧化所述多个鳍式有源区域FA的暴露的表面的处理，以形成覆 盖所述多个鳍式有源区域FA的暴露的表面的衬垫(未示出）。
[0137] 然后，可在衬底110上形成填充第一沟槽T1和第二沟槽T2的隔离层112。隔离层112 可形成在所述多个鳍式有源区域FA的下侧壁上。另外，隔离层112的上表面可比所述多个鳍 式有源区域FA的上表面更低，从而所述多个鳍式有源区域FA的上表面和侧壁的一些部分可 不被隔离层112覆盖。根据示例实施例，可利用FSG、USG、BPSG、PSG、F0X、PE-TE0S或者T0SZ通 过可流动的CVD(FCVD)工艺或者旋涂工艺来形成隔离层112。
[0138] 参照图6A和图6B，可在衬底110上形成在与所述多个鳍式有源区域FA交叉的方向 (方向Y)上延伸的初始栅线SGL_p。
[0139] 用于形成初始栅线示例性工艺可为置换多栅极(RPG)工艺(或者后栅极工 艺）。例如，可形成提供多个栅极空间的多个栅极间隔件130以及第一栅极间绝缘层232。然 后，可在通过所述多个栅极间隔件130限定的所述多个栅极空间中形成栅极绝缘层120和初 始栅线SGL_p。
[0140] 这里，所述多个鳍式有源区域FA的侧壁和初始栅线一部分可彼此竖直地 重叠，以使得初始栅线SGL_P的部分SGL_pb可形成在所述多个鳍式有源区域FA的侧壁上。 [0141]根据示例实施例，栅极绝缘层120可由二氧化硅层、高k介电层或它们的组合形成。 高k介电层可由介电常数比二氧化硅层的材料的介电常数更大的材料形成。例如，栅极绝缘 层120的介电常数可为约10至约25。高k介电层可由选自二氧化铪、氮氧化铪、铪硅氧化物、 氧化镧、镧铝氧化物、氧化错、错娃氧化物、氧化钽、二氧化钛、钡锁钛氧化物、钡钛氧化物、 锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铅锌铌酸盐以及它们的组合的材料形成。然 而，高k介电层的材料不限于此。根据示例实施例，栅极绝缘层120可通过ALD、CVD或者PVD工 艺形成。
[0142] 初始栅线包括含金属功函数调整层以及填充形成在含金属功函数调整层 的上部之上的空间的含金属间隙填充层。根据示例实施例，初始栅线具有其中金属 氮化物层、金属层、导电封盖层和间隙填充金属层按次序堆叠的多层结构。金属氮化物层和 金属层中的每一个可包括选自11、1、1?11、恥、]\1〇、!^、附、(：〇^￥13、113、〇7』4卩？(1的至少一种 金属。金属氮化物层和金属层中的每一个可通过ALD、金属有机ALD(MOALD)或者金属有机 CVD(MOCVD)工艺形成。导电封盖层可用作限制和/或防止金属层的表面被氧化的保护层。另 外，导电封盖层可用作当另一导电层沉积在金属层上时使得沉积工艺容易的润湿层。导电 封盖层可由诸如TiN、TaN或它们的组合的金属氮化物形成，但不限于此。间隙填充金属层可 在导电封盖层上延伸。间隙填充金属层可由妈层形成。间隙填充金属层可通过ALD、CVD或 PVD工艺形成。间隙填充金属层可掩埋通过导电封盖层的上表面上的台阶部分形成的凹陷， 而没有空隙。
[0143] 接着，源极/漏极区域116可在初始栅线SGL_p的两侧形成在所述多个鳍式有源区 域FA上。虽然未示出，但是源极/漏极区域116可包括从所述多个鳍式有源区域FA外延生长 的半导体层。源极/漏极区域116可形成为:包括外延生长的多个SiGe层的内置SiGe结构、外 延生长的Si层、或者外延生长的SiC层。
[0144] 然后，绝缘封盖层240可形成在初始栅线SGL_p和第一栅极间绝缘层232上。
[0145] 参照图7,掩模图案（未示出）可形成在绝缘封盖层240上，并且掩模图案可用作蚀 刻掩模，以去除绝缘封盖层240的一部分和初始栅线一部分，从而形成第一栅线 SGLA和第二栅线SGLB。
[0146] 然后，绝缘层(未示出）可形成在绝缘封盖层240上，并且可将绝缘层的上部平坦化 直至暴露出绝缘封盖层240的上表面为止，以在第一栅线SGLA与第二栅线SGLB之间形成第 二栅极间绝缘层250。
[0147] 参照图8A和图8B，第一绝缘夹层234可形成在绝缘封盖层240和第二栅极间绝缘层 250 上。
[0148] 然后，可在第二绝缘夹层234上形成第一开口 HI 1L和第二开口 H22L，它们在第一栅 线SGLA和第二栅线SGLB的两侧暴露出所述多个鳍式有源区域FA的上表面。
[0149] 参照图9,第一下阻挡层142L和第二下阻挡层144L可形成在第一开口 H11L和第二 开口H22L中。根据示例实施例，第一下阻挡层142L和第二下阻挡层144L可共形地形成在第 一开口 HI 1L和第二开口 H22L的内壁上。可通过利用氮化钛、氮化钽、氮化钨、钛碳氮化物等 形成第一下阻挡层142L和第二下阻挡层144L。
[0150]接着，可在第一下阻挡层142L和第二下阻挡层144L上形成导电层(未示出）以填充 第一开口 H11L和第二开口 H22L，并且可将导电层的上部平坦化直至暴露出第一绝缘夹层 234的上表面为止，从而可形成填充第一开口 HI 1L和第二开口 H22L的第一下接触部分CT11L 和第二下接触部分CT22L。
[0151] 根据示例实施例，导电层可通过利用CVD工艺或ALD工艺由金属硅化物形成。例如， 金属硅化物可包括硅化镍、硅化钴、硅化钨、硅化钽等。第一下阻挡层142L和第二下阻挡层 144L可保护所述多个鳍式有源区域FA免受在利用金属硅化物形成导电层的工艺中使用的 材料(例如源气)渗入所述多个鳍式有源区域FA或第一绝缘夹层234中会发生的损坏。
[0152]参照图10,蚀刻停止层242和第二绝缘夹层244可按次序形成在第一下接触部分 CT11L和第二下接触部分CT22L以及第一绝缘夹层234上。
[0153]然后，可在蚀刻停止层242和第二绝缘夹层244上形成第三开口H11U和第四开口 H22U，它们暴露出第一下接触部分CT11L和第二下接触部分CT22L的上表面。这里，第三开口 HI 1U还可暴露出第一栅线SGLA的上表面。
[0154]在用于形成第三开口H11U的蚀刻工艺中，第三开口H11U的宽度可形成为大于第一 下接触部分CT11L的宽度，因此，第一绝缘夹层234的邻近于第一下接触部分CT11L的那部分 也可被蚀刻。根据示例实施例，随着利用在第一绝缘夹层234与第一下接触部分CT11L之间 具有蚀刻选择性的蚀刻剂执行蚀刻工艺，可形成底部低于第一下接触部分CT11L的上表面 的第三开口 H11U。
[0155] 参照图11，第一上阻挡层142U和第二上阻挡层144U可形成在第三开口H11U和第四 开口 H22U中。
[0156]然后，填充第三开口 H11U和第四开口 H22U的导电层(未示出）可形成在第一上阻挡 层142U和第二上阻挡层144U上，并且可将导电层的上部平坦化直至暴露出第二绝缘夹层 244的上表面为止，从而可形成填充第三开口 HI 1U和第四开口 H22U的第一上接触部分CT11U 和第二上接触部分CT22U。
[0157] 可通过执行以上处理来制造集成电路器件200A。
[0158] 图12是根据示例实施例的非易失性存储器装置900的框图。参照图12,将描述包括 根据示例实施例的集成电路器件的非易失性存储器装置900。
[0159] 参照图12,非易失性存储器装置900可形成为例如NAND闪速存储器装置。然而，根 据本发明构思的示例实施例，非易失性存储器装置900不限于NAND闪速存储器装置，而是可 形成为诸如N0R闪速存储器、电阻式随机存取存储器(RRAM)、相变RAM(PRAM)、磁阻式随机存 取存储器(MRAM)、铁电式随机存取存储器等的各种装置。
[0160]非易失性存储器装置900可实现为三维阵列结构。可将非易失性存储器装置900应 用于其中电荷存储层由导电浮栅形成的闪速存储器装置和其中电荷存储层由绝缘层形成 的电荷俘获闪速(CTF)存储器装置二者。
[0161] 非易失性存储器装置900可包括存储器单元阵列910、行解码器电路920、读/写电 路930、电压发生器电路940，以及控制逻辑和输入或输出接口块950。
[0162] 存储器单元阵列910可包括存储器单元，其包括布置在行方向上的字线和布置在 列方向上的位线。存储器单元可形成存储器块。
[0163] 行解码器电路920可受控制逻辑和输入或输出接口块950控制，并且可选择和驱动 存储器单元阵列910的字线。
[0164] 读/写电路930可受控制逻辑和输入或输出接口块950控制，并且可根据操作模式 而作为读电路或者写电路工作。例如，在读操作中，读/写电路930可作为读电路工作，其用 于在控制逻辑和输入或输出接口块950的控制下从存储器单元阵列910中读数据。在写(或 者编程)操作中，读/写电路930可作为写电路工作，其用于在控制逻辑和输入或输出接口块 950的控制下在存储器单元阵列910中写数据。
[0165] 电压发生器电路940可受控制逻辑和输入或输出接口块950控制，并且可产生用于 操作非易失性存储器装置900的电压。例如，电压发生器电路940可产生：字线电压(诸如编 程电压、导通电压、验证电压、选择电压等），其将被提供至存储器单元阵列910的字线；以及 阱偏置电压Vbb，其将被提供至存储器单元阵列910的衬底或形成在存储器单元阵列910的 衬底上。根据工作模式，讲偏置电压Vbb可为0V和负电压中的任一个。
[0166] 控制逻辑和输入或输出接口块950可控制非易失性存储器装置900的整体操作。控 制逻辑和输入或输出接口块950可提供非易失性存储器装置900与外部装置(例如存储器控 制器或主机)之间的数据转移通道。当请求编程操作时，控制逻辑和输入或输出接口块950 可控制电压发生器电路940,以将其上形成有存储器单元的衬底或者形成在衬底上的阱偏 置为负电压。
[0167] 控制逻辑和输入或输出接口块950可包括根据示例实施例的集成电路器件100、 200、200A和300中的至少一个，或者在本发明构思的示例实施例的范围内根据集成电路器 件100、200、200A和300修改或改变的集成电路器件。
[0168] 图13是包括根据示例实施例的集成电路器件的电子系统1000的框图。
[0169] 参照图13,电子系统1000包括输入装置1010、输出装置1020、处理器装置1030和存 储器装置1040。
[0170] 处理器装置1030可经各个对应的接口控制输入装置1010、输出装置1020和存储器 装置1040中的每一个。处理器装置1030可包括选自以下中的至少一个:微处理器、数字信号 处理器、微控制器以及能够执行与它们的功能相似的功能的逻辑装置中的至少一个。
[0171] 处理器装置1030和存储器装置1040中的至少一个包括根据示例实施例的集成电 路器件100、200、200A和300中的至少一个，或者在本发明构思的示例实施例的范围内根据 集成电路器件100、200、200A和300修改或改变的集成电路器件。
[0172] 输入装置1010和输出装置1020中的每一个可包括键区、键盘或显示装置。
[0173]例如，存储器装置1040可包括存储器1042、易失性存储器装置或者诸如闪速存储 器装置的非易失性存储器装置。
[0174] 图14是包括根据示例实施例的集成电路器件的存储器系统1100的框图。
[0175] 参照图14,存储器系统1100可包括接口单元1130、控制器1140和存储器装置1120。
[0176] 接口单元1130可在主机与存储器系统(例如，图28所示的电子系统1000)之间提供 联系。接口单元1130可包括对应于主机的数据交换协议，以与主机交互。接口单元1130可通 过各种接口协议之一与主机通信，所述各种接口协议诸如通用串行总线(USB)、多媒体卡 (MMC)、高速外围组件互连(PCI-E)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高 级技术附件(PATA)、小型计算机系统接口（SCSI)、增强型小型磁盘接口（ESDI)、集成驱动电 子器件(IDE)等。
[0177] 控制器1140可经接口单元1130接收从外部提供的数据或地址。控制器1140可通过 参照从主机提供的数据和地址来访问存储器装置(例如，图13所示的存储器装置1040)。控 制器1140可通过接口单元1130将从存储器装置1120读取的数据转移至主机。
[0178] 控制器1140可包括缓冲存储器1150。缓冲存储器1150可暂时存储从主机提供的写 数据或者从存储器装置1120读取的数据。
[0179]存储器装置1120可设为存储器系统1100的存储介质。例如，存储器装置1120可由 卩1^1、1?舰、1?1^1^1^1、勵1?闪速存储器或它们的组合形成。存储器装置1120包括根据示例 实施例的集成电路器件100、200、200A和300中的至少一个，或者在本发明构思的示例实施 例的范围内由集成电路器件100、200、200A和300修改或改变的集成电路器件。
[0180]图14所示的存储器系统1100可安装在诸如个人数字助理(PDA)、便携式计算机、网 络平板、数码相机、便携式媒体播放器(PMP)、移动电话、无线电话和笔记本计算机的信息处 理装置中。存储器系统1100可实现为丽C卡、安全数字(SD)卡、微SD卡、记忆棒、ID卡、个人计 算机存储卡国际协会(PCMCIA)卡、芯片卡、USB卡、智能卡、紧凑闪存(CF)卡等。
[0181]虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是应该 理解，在不脱离所附权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的 修改。
【主权项】
1. 一种集成电路器件，包括： 衬底； 第一鳍式有源区域和第二鳍式有源区域，所述第一鳍式有源区域和第二鳍式有源区域 在衬底上彼此间隔开，第一鳍式有源区域和第二鳍式有源区域在第一方向上延伸； 位于衬底上的第一栅线和第二栅线，第一栅线和第二栅线在与第一方向交叉的第二方 向上直线延伸，并且第一栅线和第二栅线分别与第一鳍式有源区域和第二鳍式有源区域交 叉； 位于第一鳍式有源区域上的第一接触结构，所述第一接触结构在第一栅线的一侧，所 述第一接触结构接触第一栅线，所述第一接触结构包括第一下接触部分以及第一下接触部 分上的第一上接触部分，第一下接触部分包括金属硅化物；以及 位于第二鳍式有源区域上的第二接触结构，所述第二接触结构在第二栅线的一侧，所 述第二接触结构包括第二下接触部分以及位于第二下接触部分上的第二上接触部分，并且 所述第二下接触部分包括金属硅化物。2. 根据权利要求1所述的集成电路器件，其中，第一上接触部分接触第一栅线的上表 面。3. 根据权利要求1所述的集成电路器件，其中，第一鳍式有源区域和第二鳍式有源区域 在垂直于衬底的主表面的方向上从衬底突出，第一下接触部分延伸以覆盖第一鳍式有源区 域的侧壁和上表面，并且第一下接触部分延伸以覆盖第二鳍式有源区域的侧壁和上表面。4. 根据权利要求1所述的集成电路器件，其中，第一上接触部分在第一方向上的宽度大 于第二上接触部分在第一方向上的宽度。5. 根据权利要求1所述的集成电路器件，其中，第一栅线的接触第一上接触部分的那部 分是伪栅极。6. 根据权利要求1所述的集成电路器件，其中，第一栅线的接触第一上接触部分的那部 分与第一鳍式有源区域的侧壁竖直地重叠。7. 根据权利要求1所述的集成电路器件，其中，第一上接触部分包括第一部分和第二部 分，第一上接触部分的第一部分接触第一下接触部分，并且第一上接触部分的第二部分从 第一部分的一侧向下突出并且接触第一栅线。8. 根据权利要求7所述的集成电路器件，其中，第一上接触部分的第二部分的底表面比 第一下接触部分的上表面更低。9. 根据权利要求1所述的集成电路器件，其中，第一下接触部分的上表面比第一栅线的 上表面更高。10. 根据权利要求1所述的集成电路器件，其中，第一接触结构还包括包围第一下接触 部分的侧壁和底表面的第一下阻挡层，并且 第二接触结构还包括包围第二下接触部分的侧壁和底表面的第二下阻挡层。11. 根据权利要求1所述的集成电路器件，其中，第一鳍式有源区域包括布置为彼此分 离开的一对PMOS有源区域，第二鳍式有源区域包括一对匪OS有源区域，并且所述一对PMOS 有源区域在所述一对NMOS有源区域之间。12. 根据权利要求11所述的集成电路器件，其中，所述一对PMOS有源区域之间的第一距 离实质上等于所述一对PMOS有源区域之一与邻近于所述一对PMOS有源区域之一的所述一 对NMOS有源区域之一之间的第二距离。13. 根据权利要求1所述的集成电路器件，其中，第一鳍式有源区域包括一对PM0S有源 区域，第二鳍式有源区域包括两对NM0S有源区域，并且所述两对NM0S有源区域的各对布置 在所述一对PM0S有源区域的两侧中的每一侧。14. 一种集成电路器件，包括： 衬底； 位于衬底上的静态随机存取存储器阵列，所述静态随机存取存储器阵列包括多个静态 随机存取存储器单元， 所述静态随机存取存储器阵列包括： 多个第一鳍式有源区域和多个第二鳍式有源区域，它们在衬底上并且在第一方向上延 伸， 第一栅线和第二栅线，它们在衬底上并且在与第一方向交叉的第二方向上延伸，第一 栅线和第二栅线分别与所述多个第一鳍式有源区域和所述多个第二鳍式有源区域交叉，以 及 在第一栅线的一侧位于所述多个第一鳍式有源区域之一上的第一接触结构和在第二 栅线的一侧位于所述多个第二鳍式有源区域之一上的第二接触结构，所述第一接触结构包 括： 位于所述多个第一鳍式有源区域上的第一下接触部分;和 位于第一下接触部分上的第一上接触部分，所述第一上接触部分接触第一栅线的一部 分，以及 包围第一下接触部分的侧壁的第一下阻挡层。15. 根据权利要求14所述的集成电路器件，其中，第一下接触部分包括金属硅化物。16. 根据权利要求14所述的集成电路器件，其中，第二接触结构包括： 位于所述多个第二鳍式有源区域上的第二下接触部分，和 位于第二下接触部分上的第二上接触部分，其中第二上接触部分不接触第一栅线或第 二栅线，并且 第一下接触部分的上表面的高度实质上等于第二下接触部分的上表面的高度。17. 根据权利要求14所述的集成电路器件，其中，第二下接触部分在第二方向上延伸， 并且第二下接触部分接触所述多个第二鳍式有源区域。18. 根据权利要求14所述的集成电路器件，其中，静态随机存取存储器阵列包括多个反 相器，所述多个反相器中的每一个包括上拉晶体管和下拉晶体管，多个传输晶体管分别连 接至所述多个反相器的输出节点，第一栅线由上拉晶体管和下拉晶体管共享，并且第二栅 线由选自所述多个传输晶体管中的两个传输晶体管共享。19. 根据权利要求14所述的集成电路器件，其中，静态随机存取存储器阵列包括多个 NM0S晶体管和多个PM0S晶体管，并且第二栅极线由所述多个NM0S晶体管中的两个NM0S晶体 管共享。20. 根据权利要求14所述的集成电路器件，其中，静态随机存取存储器阵列包括多个 匪0S晶体管和多个PM0S晶体管，第一栅极线由具有不同导电类型的沟道的两个晶体管共 享，并且所述两个晶体管是所述多个NM0S晶体管和所述多个PM0S晶体管中的一部分。21. -种集成电路器件，包括： 多个鳍，它们在第一方向上延伸，所述多个鳍在与第一方向交叉的第二方向上彼此间 隔开，所述多个鳍包括第一鳍和第二鳍； 第一下接触部分，其在第二方向上在第一鳍和第二鳍上方延伸； 第二下接触部分，其在第二鳍上，并且与第一下接触部分间隔开，第一下接触部分和第 二下接触部分由金属硅化物形成； 第一栅线，其在第一鳍上，并且在第二方向上延伸； 第二栅线，其在第二鳍上，并且在第二方向上延伸，第一栅线和第二栅线彼此间隔开， 位于第一栅线和第一下接触部分上的第一上接触部分，第一上接触部分在第一方向上 延伸；以及 位于第二下接触部分上的第二上接触部分。22. 根据权利要求21所述的集成电路器件，还包括： 衬底；以及 位于衬底上的多条第一栅线和第二栅线，其中 第一鳍是形成在衬底中的在第一方向上延伸的多个第一鳍之一， 所述多个第一鳍包括在第二方向上彼此间隔开的两个第一鳍， 第二鳍是形成在衬底中的多个第二鳍之一， 所述多个第二鳍包括在第二方向上彼此间隔开并且位于衬底上的两个第二鳍， 所述两个第一鳍布置在所述两个第二鳍之间， 第一栅线中的第一条在第二方向上在所述两个第一鳍以及所述两个第二鳍中的第一 个上方延伸， 第一栅线中的第二条在第二方向上在所述两个第一鳍以及所述两个第二鳍中的第二 个上方延伸， 第二栅线中的第一条连接至所述两个第二鳍中的第一个，并且 第二栅线中的第二条连接至所述两个第二鳍中的第二个。23. 根据权利要求21所述的集成电路器件，还包括： 栅极绝缘层，其位于第一栅线与第一鳍之间，其中，第一栅线包括第一部分和第二部 分，第一部分在第一鳍的上表面上，第二部分邻近于第一鳍的侧壁，并且栅极绝缘层位于第 一鳍与第一栅线的第一部分和第二部分之间。24. 根据权利要求21所述的集成电路器件，其中，第一下接触部分的上表面比第一栅线 的上表面更高。25. 根据权利要求21所述的集成电路器件，还包括衬底，其中，第一鳍和第二鳍形成在 衬底中，第一鳍包括PMOS晶体管的沟道区域，并且第二鳍包括NMOS晶体管的沟道区域。
【文档编号】H01L21/8244GK106024785SQ201610177256
【公开日】2016年10月12日
【申请日】2016年3月25日
【发明人】郑在烨
【申请人】三星电子株式会社