具有垂直器件的双端口sram单元结构的制作方法

具有垂直器件的双端口sram单元结构的制作方法
【专利摘要】本发明描述了一种双端口SRAM单元。在实施例中，单元包括第一和第二下拉晶体管、第一和第二上拉晶体管以及第一至第四传输门晶体管。每一个晶体管都包括：第一源极/漏极区域，位于有源区域中；沟道，延伸至有源区域之上；以及第二源极/漏极区域，位于沟道之上。通过第一有源区域电耦合下拉晶体管的第一源极/漏极区域。通过第二有源区域电耦合上拉晶体管的第一源极/漏极区域。第一和第二栅电极分别围绕第一和第二下拉和上拉晶体管的沟道。第一下拉、第一上拉以及第一和第三传输门晶体管的第二源极/漏极区域电耦合至第二栅电极。第二下拉、第二上拉以及第二和第四传输门晶体管的第二源极/漏极区域电耦合至第一栅电极。本发明还提供了具有垂直器件的双端口SRAM单元结构。
【专利说明】
具有垂直器件的双端口 SRAM单元结构
技术领域
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及SRAM单元结构及其制造方法。
【背景技术】
[0002]静态随机存取存储器(SRAM)通常用于集成电路。SRAM单元具有不需要刷新就可以保持数据的有利特征。随着对集成电路的速度的越来越高的要求，SRAM单元的读取速度和写入速度也变得更加重要。

【发明内容】

[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种结构，包括:双端口静态随机存取存储器单元，包括:第一下拉晶体管，包括:第一源极/漏极区域，位于衬底的第一有源区域中；第一垂直沟道，延伸至所述第一有源区域之上；以及第二源极/漏极区域，位于所述第一垂直沟道之上；第二下拉晶体管，包括:第三源极/漏极区域，位于所述第一有源区域中；第二垂直沟道，延伸至所述第一有源区域之上；以及第四源极/漏极区域，位于所述第二垂直沟道之上；通过所述第一有源区域将所述第一源极/漏极区域电耦合至所述第三源极/漏极区域；第一上拉晶体管，包括:第五源极/漏极区域，位于所述衬底的第二有源区域中；第三垂直沟道，延伸至所述第二有源区域之上；以及第六源极/漏极区域，位于所述第三垂直沟道之上；第二上拉晶体管，包括:第七源极/漏极区域，位于所述第二有源区域中；第四垂直沟道，延伸至所述第二有源区域之上；以及第八源极/漏极区域，位于所述第四垂直沟道之上；通过所述第二有源区域将所述第五源极/漏极区域电耦合至所述第七源极/漏极区域；第一传输门晶体管，包括:第九源极/漏极区域，位于所述衬底的第三有源区域中；第五垂直沟道，延伸至所述第三有源区域之上；以及第十源极/漏极区域，位于所述第五垂直沟道之上；第二传输门晶体管，包括:第十一源极/漏极区域，位于所述衬底的第四有源区域中；第六垂直沟道，延伸至所述第四有源区域之上；以及第十二源极/漏极区域，位于所述第六垂直沟道之上；第三传输门晶体管，包括:第十三源极/漏极区域，位于所述衬底的第五有源区域中；第七垂直沟道，延伸至所述第五有源区域之上；以及第十四源极/漏极区域，位于所述第七垂直沟道之上；第四传输门晶体管，包括:第十五源极/漏极区域，位于所述衬底的第六有源区域中；第八垂直沟道，延伸至所述第六有源区域之上；以及第十六源极/漏极区域，位于所述第八垂直沟道之上；第一栅电极，围绕所述第一垂直沟道和所述第三垂直沟道中的每一个；第二栅电极，围绕所述第二垂直沟道和所述第四垂直沟道中的每一个；第三栅电极，围绕所述第五垂直沟道；第四栅电极，围绕所述第六垂直沟道；第五栅电极，围绕所述第七垂直沟道；第六栅电极，围绕所述第八垂直沟道；第一导电部件，位于所述第二源极/漏极区域和所述第六源极/漏极区域上并且物理耦合至所述第二源极/漏极区域和所述第六源极/漏极区域，所述第一导电部件还电耦合至所述第二栅电极、所述第十源极/漏极区域和所述第十四源极/漏极区域；以及第二导电部件，位于所述第四源极/漏极区域和所述第八源极/漏极区域上并且物理耦合至所述第四源极/漏极区域和所述第八源极/漏极区域，所述第二导电部件还电耦合至所述第一栅电极、所述第十二源极/漏极区域和所述第十六源极/漏极区域。
[0004]在该结构中，所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个都延伸至所述双端口晶体管随机存取存储器单元的区域之外。
[0005]在该结构中，所述第一有源区域包括第三导电部件，所述第二有源区域包括第四导电部件，所述第三有源区域包括第五导电部件，所述第四有源区域包括第六导电部件，所述第五有源区域包括第七导电部件，以及所述第六有源区域包括第八导电部件。
[0006]在该结构中，所述双端口静态随机存取存储器单元包括:第一 P阱，位于所述衬底中；11阱，位于所述衬底中；以及第二 P阱，位于所述衬底中，所述η阱设置在所述第一 P阱与所述第二 P阱之间，所述第一有源区域、所述第三有源区域和所述第五有源区域设置在所述第一P阱中，所述第二有源区域设置在所述η阱中，所述第四有源区域和所述第六有源区域设置在所述第二P阱中。
[0007]在该结构中，所述第一垂直沟道、所述第三垂直沟道、所述第五垂直沟道和所述第八垂直沟道沿着第一方向对齐，所述第二垂直沟道、所述第四垂直沟道、所述第六垂直沟道和所述第七垂直沟道沿着第二方向对齐，所述第一方向和所述第二方向中的每一个都与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个相交。
[0008]在该结构中，所述第一导电部件位于所述第十源极/漏极区域上并且物理耦合至所述第十源极/漏极区域，并且所述第二导电部件位于所述第十二源极/漏极区域上并且物理耦合至所述第十二源极/漏极区域。
[0009]在该结构中，所述第一垂直沟道、所述第三垂直沟道、所述第五垂直沟道和所述第六垂直沟道沿着第一方向对齐，所述第二垂直沟道、所述第四垂直沟道、所述第七垂直沟道和所述第八垂直沟道沿着第二方向对齐，所述第一方向和所述第二方向中的每一个都与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个相交。
[0010]在该结构中，所述第一导电部件位于所述第十源极/漏极区域上并且物理耦合至所述第十源极/漏极区域，并且所述第二导电部件位于所述第十六源极/漏极区域上并且耦合至所述第十六源极/漏极区域。
[0011]在该结构中，所述双端口静态随机存取存储器单元的区域中没有接触件物理连接至所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的任何一个。
[0012]该结构还包括:第一金属化层级，位于所述双端口静态随机存取存储器单元上方；和第二金属化层级，位于所述第一金属化层级上方，所述第一金属化层级包括:第一迹线，沿着所述第一有源区域延伸；第二迹线，沿着所述第二有源区域延伸；第三迹线，沿着所述第三有源区域延伸；第四迹线，沿着所述第四有源区域延伸；第五迹线，沿着所述第五有源区域延伸；第六迹线，沿着所述第六有源区域延伸，其中，所述双端口静态随机存取存储器单元的区域中没有通孔延伸至所述第一迹线、所述第二迹线、所述第三迹线、所述第四迹线、所述第五迹线和所述第六迹线中的任何一个，或者从所述第一迹线、所述第二迹线、所述第三迹线、所述第四迹线、所述第五迹线和所述第六迹线中的任何一个延伸；所述第二金属化层级包括:第七迹线，在与所述第一迹线、所述第二迹线、所述第三迹线、所述第四迹线、所述第五迹线和所述第六迹线相交的方向上延伸，所述第七迹线电耦合至所述第三栅电极和所述第四栅电极；以及第八迹线，在与所述第一迹线、所述第二迹线、所述第三迹线、所述第四迹线、所述第五迹线和所述第六迹线相交的方向上延伸，所述第八迹线电耦合至所述第五栅电极和所述第六栅电极。
[0013]该结构还包括:第一金属化层级，位于所述双端口静态随机存取存储器单元上方；和第二金属化层级，位于所述第一金属化层级上方，所述第一金属化层级包括:第一迹线，在与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域相交的方向上延伸，所述第一迹线电耦合至所述第三栅电极和所述第四栅电极；和第二迹线，在与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域相交的方向上延伸，所述第二迹线电耦合至所述第五栅电极和所述第六栅电极；所述第二金属化层级包括:第三迹线，沿着所述第一有源区域延伸；第四迹线，沿着所述第二有源区域延伸；第五迹线，沿着所述第三有源区域延伸；第六迹线，沿着所述第四有源区域延伸；第七迹线，沿着所述第五有源区域延伸；以及第八迹线，沿着所述第六有源区域延伸，其中，所述双端口静态随机存取存储器单元的区域中没有通孔延伸至所述第三迹线、所述第四迹线、所述第五迹线、所述第六迹线、所述第七迹线和所述第八迹线中的任何一个以及从所述第三迹线、所述第四迹线、所述第五迹线、所述第六迹线、所述第七迹线和所述第八迹线中的任何一个延伸。
[0014]根据本发明的另一方面，提供了一种结构，包括:存储器阵列，包括:多个双端口静态随机存取存储器(DPSRAM)单元，所述DPSRAM单元布置为列和行，每一个所述DPSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、第三传输门垂直晶体管和第四传输门垂直晶体管，所述第一下拉垂直晶体管、所述第一上拉垂直晶体管、所述第一传输门垂直晶体管和所述第三传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至所述第二上拉垂直晶体管和所述第二下拉垂直晶体管的对应的栅极，所述第二下拉垂直晶体管、所述第二上拉垂直晶体管、所述第二传输门垂直晶体管和所述第四传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至所述第一上拉垂直晶体管和所述第一下拉垂直晶体管的对应的栅极；以及在所述存储器阵列中的DPSRAM单元的每一列中:第一电源节点有源区域，位于衬底中并且沿着对应列延伸，所述对应列中的每一个DPSRAM单元的第一上拉垂直晶体管和第二上拉垂直晶体管的对应的第二源极/漏极区域设置在所述第一电源节点有源区域中；第二电源节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第一下拉垂直晶体管和第二下拉垂直晶体管的对应的第二源极/漏极区域设置在所述第二电源节点有源区域中；第一位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第一传输门垂直晶体管的第二源极/漏极区域设置在所述第一位线节点有源区域中；第一互补位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第二传输门垂直晶体管的第二源极/漏极区域设置在所述第一互补位线节点有源区域中；第二位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第三传输门垂直晶体管的第二源极/漏极区域设置在所述第二位线节点有源区域中；以及第二互补位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第四传输门垂直晶体管的第二源极/漏极区域设置在所述第二互补位线节点有源区域中。
[0015]在该结构中，所述存储器阵列还包括第一行带单元和第二行带单元，所述第一行带单元设置在所述DPSRAM单元的列的第一边沿上，所述第二行带单元设置在所述DPSRAM单元的列的与所述第一边沿相对的第二边沿上。
[0016]在该结构中，所述存储器阵列还包括所述衬底上方的第一金属化层级，对于所述存储器阵列中的DPSRAM单元的每一列，所述第一金属化层级包括:第一电源节点金属化迹线，沿着所述对应列延伸，第一连接件将所述第一电源节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第一电源节点有源区域，第二连接件将所述第一电源节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第一电源节点有源区域；第二电源节点金属化迹线，沿着所述对应列延伸，第三连接件将所述第二电源节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第二电源节点有源区域，第四连接件将所述第二电源节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第二电源节点有源区域；第一位线节点金属化迹线，沿着所述对应列延伸，第五连接件将所述第一位线节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第一位线节点有源区域，第六连接件将所述第一位线节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第一位线节点有源区域；第一互补位线节点金属化迹线，沿着所述对应列延伸，第七连接件将所述第一互补位线节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第一互补位线节点有源区域，第八连接件将所述第一互补位线节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第一互补位线节点有源区域；第二位线节点金属化迹线，沿着所述对应列延伸，第九连接件将所述第二位线节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第二位线节点有源区域，第十连接件将所述第二位线节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第二位线节点有源区域；以及第二互补位线节点金属化迹线，沿着所述对应列延伸，第十一连接件将所述第二互补位线节点金属化迹线电耦合至所述对应列中的第一行带单元的对应带单元中的第二互补位线节点有源区域，第十二连接件将所述第二互补位线节点金属化迹线电耦合至所述对应列中的第二行带单元的对应带单元中的第二互补位线节点有源区域。
[0017]在该结构中，所述存储器阵列还包括所述衬底上方的第一金属化层级和所述衬底上方的第二金属化层级，对于所述存储器阵列中的DPSRAM单元的每一列，所述第一金属化层级包括沿着所述对应列延伸的第一电源节点金属化迹线和沿着所述对应列延伸的第二电源节点金属化迹线，对于所述第一行带单元和所述第二行带单元中的每一个，所述第二金属化层级包括沿着对应行带单元延伸的网状第一电源节点金属化迹线和沿着所述对应行带单元延伸的网状第二电源节点金属化迹线，并且对于每一个所述带单元，第一连接件将对应带单元处的第一电源节点金属化迹线电耦合至所述对应带单元处的网状第一电源节点金属化迹线，并且第二连接件将所述对应带单元处的第二电源节点金属化迹线电耦合至所述对应带单元处的网状第二电源节点金属化迹线。
[0018]在该结构中，每一个所述DPSRAM单元都具有区域，所述区域具有沿着行方向的第一尺寸和沿着列方向的第二尺寸，所述第一尺寸与所述第二尺寸的比率至少为4。
[0019]在该结构中，所述存储器阵列还包括所述衬底上方的金属化层级，对于每一行DPSRAM单元，所述金属化层级包括沿着对应行延伸的第一字线节点金属化迹线和沿着所述对应行延伸的第二字线节点金属化迹线，对于所述对应行中的每一个DPSRAM单元，所述第一传输门垂直晶体管和所述第二传输门垂直晶体管的对应栅极电耦合至所述第一字线节点金属化迹线，并且所述第三传输门垂直晶体管和所述第四传输门垂直晶体管的对应栅极电耦合至所述第二字线节点金属化迹线。
[0020]根据本发明的又一方面，提供了一种方法，包括:在衬底中限定第一电源节点有源区域、第二电源节点有源区域、第一位线节点有源区域、第一互补位线节点有源区域、第二位线节点有源区域和第二互补位线节点有源区域；在区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构，所述第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构中的每一个都包括:第一源极/漏极区域，设置在对应有源区域中；沟道区域，位于所述第一源极/漏极区域之上；以及第二源极/漏极区域，位于所述沟道区域之上，所述第一垂直沟道结构的第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第二垂直沟道结构的第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第三垂直沟道结构的第一源极/漏极区域设置在所述第二电源节点有源区域中，所述第四垂直沟道结构的第一源极/漏极区域设置在所述第二电源节点有源区域中，所述第五垂直沟道结构的第一源极/漏极区域设置在所述第一位线节点有源区域中，所述第六垂直沟道结构的第一源极/漏极区域设置在所述第一互补位线节点有源区域中，所述第七垂直沟道结构的第一源极/漏极区域设置在所述第二位线节点有源区域中，所述第八垂直沟道结构的第一源极/漏极区域设置在所述第二互补位线节点有源区域中；在所述衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极、第五栅电极和第六栅电极，所述第一栅电极围绕所述第一垂直沟道结构和所述第三垂直沟道结构，所述第二栅电极围绕所述第二垂直沟道结构和所述第四垂直沟道结构，所述第三栅电极围绕所述第五垂直沟道结构，所述第四栅电极围绕所述第六垂直沟道结构，所述第五栅电极围绕所述第七垂直沟道结构，所述第六栅电极围绕所述第八垂直沟道结构；以及将所述第一垂直沟道结构、所述第三垂直沟道结构、所述第五垂直沟道结构和所述第七垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至所述第二栅电极，并且将所述第二垂直沟道结构、所述第四垂直沟道结构、所述第六垂直沟道结构和所述第八垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至所述第一栅电极。
[0021]该方法还包括形成金属化层级，所述金属化层级包括第一字线节点金属化迹线和第二字线节点金属化迹线，所述第一字线节点金属化迹线电耦合至所述第三栅电极和所述第四栅电极，所述第二字线节点金属化迹线电耦合至所述第五栅电极和所述第六栅电极。
[0022]在该方法中，在形成所述金属化层级之后，所述区域中没有接触件物理耦合至所述第一电源节点有源区域、所述第二电源节点有源区域、所述第一位线节点有源区域、所述第一互补位线节点有源区域、所述第二位线节点有源区域和所述第二互补位线节点有源区域中的任何一个。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0024]图1是根据一些实施例的双端口静态随机存取存储器(SRAM)位单元的电路图。
[0025]图2至图23和图24A是根据一些实施例的在用于形成垂直全环栅(VGAA)器件结构的工艺期间的中间步骤的截面图。
[0026]图24B和图24C是根据一些实施例的通过关于图2至图24A所讨论的工艺而形成的VGAA器件结构的覆盖布局图。
[0027]图25A、图26和图27是根据一些实施例的第一双端口 SRAM位单元的对应层级。
[0028]图25B是根据一些实施例的2 X 2的单元阵列。
[0029]图28是根据一些实施例的第一双端口 SRAM位单元的第一通孔层级和第一金属化层级。
[0030]图29是根据一些实施例的第一双端口 SRAM位单元的第二通孔层级和第二金属化层级。
[0031]图30、图31和图32是根据一些实施例的第二双端口 SRAM位单元的对应层级。
[0032]图33是根据一些实施例的第二双端口 SRAM位单元的第一通孔层级和第一金属化层级。
[0033]图34是根据一些实施例的第二双端口 SRAM位单元的第二通孔层级和第二金属化层级。
[0034]图35是根据一些实施例的双端口 SRAM位单元的阵列。
[0035]图36是根据一些实施例的具有网状电源电压金属化迹线的双端口 SRAM位单元的阵列。
【具体实施方式】
[0036]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0037]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式进行定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
[0038]根据各个示例性实施例提供了包括垂直全环栅(VGAA)器件的静态随机存取存储器(SRAM)单元，诸如双端口 SRAM单元。讨论了实施例的一些变型例。在通篇的多个示图和示出的实施例中，类似的参考数字用于表示类似的元件。此外，本文讨论的方法实施例可以论述为以特定的顺序执行，然而，其他的方法实施例可以以任何逻辑顺序执行。
[0039]图1示出了根据一些实施例的双端口 SRAM位单元的电路图。该单元包括上拉晶体管PUl和HJ2、下拉晶体管PDl和TO2以及传输门晶体管PG1、PG2、PG3和PG4。如电路图所示，上拉晶体管PUl和PU2是P型晶体管，并且晶体管HH、PD2, PGU PG2、PG3和PG4是η型晶体管。
[0040]上拉晶体管PUl和下拉晶体管HH的漏极耦合在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极耦合在一起。晶体管PUl和PDl与晶体管PU2和PD2交叉耦合，以形成数据锁存器。晶体管PUl和PDl的栅极耦合在一起并且耦合至晶体管PU2和PD2的漏极，并且晶体管PU2和PD2的栅极耦合在一起并且耦合至晶体管PUl和PDl的漏极。上拉晶体管PUl和PU2的源极耦合至第一电源电压Vdd，并且下拉晶体管PDl和PD2的源极耦合至第二电源电压Vss (如，接地电压)。如图所示，晶体管PUl和PDl形成介于第一电源电压Vdd与第二电源电压Vss之间的第一反相器INVl，并且晶体管PU2和PD2形成介于第一电源电压Vdd与第二电源电压Vss之间的第二反相器INV2。反相器INVl和INV2交叉耦合，以形成数据锁存器。
[0041 ] 通过第一传输门晶体管PGl将数据锁存器的存储节点NI耦合至第一位线BL-A，并且通过第三传输门晶体管PG3将数据锁存器的存储节点NI耦合至第二位线BL-B，以及通过第二传输门晶体管PG2将存储节点N2耦合至第一互补位线BLB-A，并且通过第四传输门晶体管PG4将存储节点N2耦合至第二互补位线BLB-B。存储节点NI和N2通常是处于相反逻辑电平(逻辑高或逻辑低)的互补节点。传输门晶体管PGl和PG2的栅极耦合至第一字线WL-A,并且传输门晶体管PG3和PG4的栅极耦合至第二字线WL-B。
[0042]如随后将讨论的，下文所讨论的各个实施例的部件可以具有表示层级，并且具有如上关于图1所讨论的参考节点的后缀的参考标号。例如，作为第一位线的节点的第一金属化迹线可以表示为“M1-BL-A”。
[0043]图2至图24A示出了根据一些实施例的在用于形成VGAA器件结构的工艺期间的中间步骤的截面图。图24B和图24C示出了通过关于图2至图24A所讨论的工艺而形成的VGAA器件结构的覆盖布局图。该各个示图没有必要表示下文所讨论的双端口 SRAM单元的截面图或布局。提供在这些示图的背景下所讨论的截面图、布局图和方法，以示出VGAA器件结构的各方面、它们是如何形成的以及提供关于随后的布局所讨论的部件的参考。本领域的普通技术人员很容易地理解，如何将图2至图24C的讨论应用于随后所讨论的布局。
[0044]图2示出了具有掩模层66和隔离区域68的衬底60。衬底60可以是块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底60的半导体包括任何半导体材料:诸如元素半导体，如硅、锗等；化合物或合金半导体，包括SiC、SiP、SiPC、GaAs, GaP,InP、InAs、铺化铟、SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP 和 / 或 GaInAsP 等；或它们的组合。例如，衬底60还可以是包括硅晶圆的晶圆。衬底60包括形成第一类型(如，η型)的第一区域62和形成第二类型(如，P型)的第二区域64。
[0045]诸如硬掩模的掩模层66沉积在衬底60上。例如，掩模层66可以由氮化娃、碳化硅、氮氧化硅、碳氮化硅等形成，并且可以使用化学汽相沉积(CVD)、等离子体增强的CVD(PECVD)、原子层沉积(ALD)等来形成该掩模层。然后，图案化掩模层66，以暴露衬底60，并且在衬底60中蚀刻凹槽或沟槽。图案化和蚀刻可以使用可接受的光刻和蚀刻工艺(诸如，反应离子蚀刻(RIE)等)。
[0046]然后，利用介电材料来填充衬底60中的凹槽，以形成隔离区域68。隔离区域68可以称为浅沟槽隔离(STI)区域。例如，隔离区域68可以由通过高密度等离子体沉积的氧化硅形成，但是也可以使用根据多种技术所形成的其他介电材料。执行诸如化学机械抛光(CMP)的平坦化工艺，以去除多余的介电材料并且以将隔离区域68顶面形成为与掩模层66的顶面共面。在其他实施例中，可以通过热氧化来形成隔离区域，以生长诸如氧化硅的介电材料。
[0047]在图3中，将掩模层66图案化为具有与要形成的沟道结构相对应的开口，并且在掩模层66的每一个开口中形成掩模覆盖件70。可以使用可接受的光刻和蚀刻工艺(诸如，RIE等)来图案化掩模层66。可以通过在开口中以及在掩模层66上沉积具有与掩模层66不同的蚀刻选择性的材料来形成掩模覆盖件70。例如，掩模覆盖件70的材料可以是氮化硅、碳化硅、氮氧化硅、碳氮化硅等，并且可以使用CVD、PECVD, ALD等来形成该掩模覆盖件的材料。然后，可以通过诸如CMP平坦化掩模覆盖件70的材料，以将掩模覆盖件70形成为具有与掩模层66的顶面共面的顶面。
[0048]在图4中，诸如通过对于掩模层66具有选择性的适当蚀刻来去除掩模层66。在图5中，垂直沟道结构72由衬底60形成。使用掩模覆盖件70作为掩模，例如，通过使用诸如RIE等的适当的各向异性蚀刻使衬底60凹进，以形成垂直沟道结构72。垂直沟道结构72可以具有位于与衬底60的顶面平行的平面中的截面，该截面为圆形、正方形、矩形、卵形、椭圆形等。垂直沟道结构72可以被称为纳米线。尽管对于在本文所讨论的工艺中形成的每一个晶体管或器件示出了一个垂直沟道结构72，但是每一个晶体管或器件可以包括多个垂直沟道结构，该垂直沟道结构可以具有任何适当的形状或组合形状。在其他实施例中，垂直沟道结构72可以包括外延生长的垂直沟道结构72。外延生长可以使用Ge、SiGe、SiC、SiP、SiPC、II1-V族材料等，或它们的组合。示例性II1-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN 和 A1PN。
[0049]在图6中，填充介电层74形成在衬底60上并且围绕垂直沟道结构72。在一些实施例中，填充介电层74是通过可流动CVD (FCVD)(如，远程等离子体系统中的基于CVD的材料沉积)和后固化(诸如退火)所形成的氧化物。在其他实施例中，可以通过其他沉积技术(诸如CVD、PECVD等，或它们的组合)来形成填充介电层74，并且该填充介电层可以是介电材料，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氮化物、氮氧化物等。在沉积填充介电层74之后，执行CMP以将填充介电层74平坦化为具有与掩模覆盖件70和隔离区域68的顶面共面的顶面。在图7中，诸如通过使用适当的蚀刻(诸如RIE等)来回蚀刻填充介电层74和隔离区域68，使垂直沟道结构72从填充介电层74中凸出。
[0050]在图8中，底层76和光刻胶78形成在衬底60的第二区域64上。底层76可以包括通过使用CVD、PECVD, ALD等所形成的硬掩模材料，诸如氮化硅、碳化硅、氮氧化硅、碳氮化硅等。诸如可以通过CMP来平坦化底层76。最初，底层76可以形成在衬底60的第一区域62和第二区域64中。然后，在第二区域64中的底层76上形成并且图案化光刻胶78。可以通过使用旋涂技术来形成光刻胶78，并且使用可接受的光刻技术来图案化该光刻胶。然后，使用光刻胶78作为掩模，例如，通过诸如RIE等的蚀刻来去除底层76的位于第一区域62中的部分。在去除底层76之后，从衬底60的第一区域62去除填充介电层74。底层76仍可以保留在衬底60的第二区域64中，同时暴露衬底60的第一区域62。
[0051]—旦形成底层76和光刻胶78，将P型掺杂剂注入衬底60的第一区域62中，以形成P型掺杂阱80。注入的P型掺杂剂的示例性物质包括硼⑶、8匕、铟(In)、氮(N)、碳(C)等，或它们的组合。P型掺杂阱80中的P型掺杂剂的浓度可以在约I X 117Cm 3至约5X10 19cm 3的范围内。然后，将η型掺杂剂注入到衬底60的第一区域62中的P型掺杂阱80中，以形成η+掺杂的源极/漏极区域82。注入的η型掺杂剂的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等，或它们的组合。η+掺杂的源极/漏极区域82中的η型掺杂剂的浓度可以在约I X 120Cm 3至约7 X 10 21 cm 3的范围内。然后，可以去除底层76和光刻胶78，诸如通过适当的灰化来去除光刻胶78，并且通过蚀刻来去除底层76。
[0052]在图9中，底层84和光刻胶86形成在衬底60的第一区域62上。底层84可以包括通过使用CVD、PECVD, ALD等所形成的硬掩模材料，诸如氮化硅、碳化硅、氮氧化硅、碳氮化硅等。诸如可以通过CMP来平坦化底层84。最初，底层84可以形成在衬底60的第一区域62和第二区域64中。然后，在第二区域64中的底层84上形成并且图案化光刻胶86。可以通过使用旋涂技术来形成光刻胶86，并且使用可接受的光刻技术来图案化该光刻胶。然后，使用光刻胶86作为掩模，例如，通过诸如RIE等的蚀刻来去除底层84的位于第二区域64中的部分。在去除底层84之后，从衬底60的第二区域64去除填充介电层74。底层84仍可以保留衬底60的第一区域62中，同时暴露衬底60的第二区域64。
[0053]—旦形成底层84和光刻胶86，将η型掺杂剂注入衬底60的第二区域64中，以形成η型掺杂阱88。注入η型掺杂剂的示例性物质包括砷(As)、磷(P)、铺(Sb)、氮(N)、碳(C)等，或它们的组合。η型掺杂讲88中的η型掺杂剂的浓度可以在约IXlO17Cm3至约5X 119Cm 3的范围内。然后，将P型掺杂剂注入到衬底60的第二区域64中的η型掺杂阱88中，以形成ρ+掺杂的源极/漏极区域90。注入P型掺杂剂的示例性物质包括硼(B)、BF2^ (In)、氮(N)、碳(C)等，或它们的组合。ρ+掺杂的源极/漏极区域90中的ρ型掺杂剂的浓度可以在约5Χ 119Cm 3至约5X10 21Cm 3的范围内。然后，可以去除底层84和光刻胶86，诸如通过适当的灰化来去除光刻胶86，并且通过蚀刻来去除底层84。
[0054]在图10中，可以围绕垂直沟道结构72的侧壁形成间隔件92。在一些实施例中，在衬底60上方并且沿着垂直沟道结构72的侧壁共形地沉积间隔件层，使得整个间隔件层中，间隔件层的厚度是基本相同的厚度。在一些实施例中，间隔件层由SiN、S1N, SiC、SiCN、S1CN等，或它们的组合制成。可以使用诸如ALD、CVD、PVD等或它们的组合的适当的沉积工艺来沉积间隔件层。然后，诸如通过使用等离子体蚀刻(如，RIE等)来各向异性地蚀刻间隔件层，以基本去除共形间隔件层的水平部分。共形间隔件层的剩余垂直部分围绕并且沿着垂直沟道结构72的侧壁形成间隔件92。
[0055]在图11中，形成第一区域62中的金属-半导体化合物区域94和第二区域64中的金属-半导体化合物区域96。通过在衬底60上沉积金属并且使金属与半导体(诸如衬底60的半导体材料)发生反应来形成金属-半导体化合物区域94和96。在一些实施例中，金属可以包括钴、钛、镍、钨等，或它们的组合，并且可以通过物理汽相沉积(PVD)、ALD、CVD等，或它们的组合来沉积该金属。可通过使用退火使金属与半导体发生反应。可以使用对于未反应的金属具有选择性的蚀刻来去除在退火之后剩余的未反应的金属。金属-半导体化合物区域94和96可以包括CoS1、TiS1、NiS1、WSi等，或它们的组合。在退火期间，间隔件92和掩模覆盖件70阻止金属与垂直沟道结构72的半导体材料发生反应。金属-半导体化合物区域94和96形成在衬底60的第一区域62和第二区域64中的半导体材料的暴露部分上。如图所示，金属-半导体化合物区域94和96分别形成在源极/漏极区域82和90的未位于间隔件92下或未被该间隔件保护的全部暴露部分中并且消耗该全部暴露部分。在其他实施例中，金属-半导体化合物区域94和96可以在衬底60中形成为更大或更小的区域(extent)。
[0056]在其他实施例中，可以代替金属-半导体化合物区域94和96或与该金属-半导体化合物区域结合使用其他导电部件。例如，在第一区域62中，可以使用外延生长的材料，诸如SiP、SiC、SiPC、S1、Ge、II1-V族材料、它们的组合等。例如，在第二区域64中，可以使用外延生长的材料，诸如SiGe、Ge、含Ge的材料、SiP, SiC, II1-V族材料、它们的组合等。
[0057]在图12中，在衬底60上并且围绕垂直沟道结构72形成第一介电层100。第一介电层100可以包括通过CVD、PECVD, ALD等沉积的氮化硅、SiCN等。在一些实施例中，第一介电层100沉积为具有大于垂直沟道结构72的高度的厚度。然后，执行诸如CMP的平坦化工艺，以将掩模覆盖件70的顶面形成为与第一介电层100的顶面共面。随后，可控回蚀刻(诸如各向异性的蚀刻)将第一介电层100蚀刻为具有适当的厚度。第一介电层100可以用于多种目的，诸如用于形成金属-半导体化合物区域94和96的接触件的蚀刻停止层和/或栅极间隔件。
[0058]尽管未示出，但是可以执行沟道注入，以掺杂垂直沟道结构72。诸如以上关于图8和图9所述，注入工艺可以包括掩蔽区域。可以将η型掺杂剂注入衬底60的第二区域64中的垂直沟道结构72，以形成η掺杂的沟道。注入η型掺杂剂的示例性物质包括砷(As)、磷⑵、铺(Sb)、锗(Ge)、氮(N)、碳(C)等，或它们的组合。η掺杂的沟道中的η型掺杂剂的浓度可以在约I X 1012cm 3至约5 X 10 13cm 3的范围内。可以将ρ型掺杂剂注入衬底60的第一区域62中的垂直沟道结构72中，以形成ρ掺杂的沟道。注入ρ型掺杂剂的示例性物质包括硼?)、8匕、铟(In)、锗(Ge)、氮(N)、碳(C)等，或它们的组合。ρ掺杂的沟道中的ρ型掺杂剂的浓度可以在约I X 1012cm 3至约5Χ 10 13cm 3的范围内。
[0059]在图13中，形成栅极介电层102和栅电极层104。栅极介电层102共形地沉积在垂直沟道结构72上，诸如在掩模覆盖件70的顶面上方并且沿着垂直沟道结构72的侧壁。根据一些实施例，栅极介电层102包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层102包括高k介电材料，并且在这些实施例中，栅极介电层102可以具有约大于
7.0的k值，或还可以具有约大于10.0的k值。高k介电材料可以包括Si0N、Si3N4、Ta205、Al2O3、铪氧化物、钽氧化物、铝氧化物等，或它们的组合。栅极介电层102的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等，或它们的组合。接下来，栅电极层104沉积在栅极介电层102上方。栅电极层104可以包括含金属材料，诸如TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiS1、NiS1、PtS1、具有硅化物的多晶硅、含Cu材料、难熔材料等、它们的组合或它们的多层。在图14中，诸如通过使用可接受的光刻和蚀刻工艺(诸如RIE等)来图案化栅电极层104和栅极介电层102。
[0060]在图15中，在第一介电层100和栅电极层104上并且围绕垂直沟道结构72形成第二介电层106。第二介电层106可以包括氧化硅、正硅酸乙酯(TEOS)、PSG、BPSG、氟硅酸盐玻璃(FSG)、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等，并且可以通过任何合适的方法(诸如CVD、PECVD、旋涂等，或它们的组合)来形成该第二介电层。在一些实施例中，第二介电层106沉积为具有大于栅电极层104的高度的厚度。然后，执行诸如CMP的平坦化工艺，以将栅电极层104的的顶面形成为与第二介电层106的顶面共面。随后，可控回蚀刻(诸如各向异性蚀刻)将第二介电层106蚀刻为具有适当的厚度。第二介电层106可以用于多种目的，诸如层间介电层(ILD)。
[0061]在图16中，回蚀刻栅电极层104和栅极介电层102，并且从垂直沟道结构72的上方去除掩模覆盖件70。可以使用可控回蚀刻来回蚀刻栅电极层104和栅极介电层102，该可控回蚀刻使用适当的蚀刻工艺，诸如对于栅电极层104和栅极介电层102的材料具有选择性的各向异性的或各向同性的蚀刻。在回蚀刻栅电极层104和栅极介电层102之后，诸如通过使用对于掩模覆盖件70的材料具有选择性的适当的蚀刻工艺来去除掩模覆盖件70。在第二介电层106、栅电极层104和栅极介电层102的回蚀刻之后，垂直沟道结构72从第二介电层106、栅电极层104和栅极介电层102中凸出并且凸出到该第二介电层、该栅电极层和该栅极介电层中的每一个之上。
[0062]在图17中，在衬底60的第二区域64中的第二介电层106、栅电极层104、栅极介电层102和垂直沟道结构72上形成光刻胶108。可以通过使用旋涂技术来形成光刻胶108，并且使用可接受的光刻技术来图案化该光刻胶。一旦形成光刻胶108，将η型掺杂剂注入衬底60的第一区域62中。将η型掺杂剂注入衬底60的第一区域62的垂直沟道结构72中，以在第一区域62的垂直沟道结构72凸出到第二介电层106、栅电极层104和栅极介电层102之上的部分中形成η+掺杂的源极/漏极区域110。注入的η型掺杂剂的示例性物质包括砷(As)、磷(P)、铺(Sb)、氮(N)、碳(C)等，或它们的组合。η+掺杂的源极/漏极区域110中的η型掺杂剂的浓度可以在约I X 102°cm 3至约7X 10 21cm 3的范围内。然后，诸如通过适当的灰化来去除光刻胶108。
[0063]在图18中，在衬底60的第一区域62中的第二介电层106、栅电极层104、栅极介电层102和垂直沟道结构72上形成光刻胶112。可以通过使用旋涂技术来形成光刻胶112，并且使用可接受的光刻技术来图案化该光刻胶。一旦形成光刻胶112，将ρ型掺杂剂注入衬底60的第二区域64中。将ρ型掺杂剂注入衬底60的第二区域64的垂直沟道结构72中，以在第二区域64的垂直沟道结构72凸出到第二介电层106、栅电极层104和栅极介电层102之上的部分中形成ρ+掺杂的源极/漏极区域114。注入的ρ型掺杂剂的示例性物质包括硼⑶爲铟(In)、氮(N)、碳(C)等，或它们的组合。ρ+掺杂的源极/漏极区域114中的P型掺杂剂的浓度可以在从约I X 102°cm 3至约5 X 10 21cm 3的范围内。然后，诸如通过适当的灰化来去除光刻胶112。
[0064]在图19中，围绕并且沿着垂直沟道结构72的凸出到第二介电层106、栅电极层104和栅极介电层102之上的部分的侧壁形成间隔件116。在一些实施例中，在第二介电层106、栅电极层104和栅极介电层102以及垂直沟道结构72上方并且沿着垂直沟道结构72的侧壁共形地沉积间隔件层，使得在整个间隔件层中，间隔件的厚度基本为相同的厚度。在一些实施例中，间隔件层由SiN、S1N, SiC、SiCN, S1CN等，或它们的组合制成。可以使用适当的沉积工艺(诸如ALD、CVD、PVD等，或它们的组合)来沉积间隔件层。然后，诸如通过使用等离子体蚀刻(诸如RIE等)来各向异性地蚀刻间隔件层，以基本去除共形间隔件层的水平部分。共形间隔件层的剩余的垂直部分围绕并且沿着凸出到第二介电层106、栅电极层104和栅极介电层102的之上的垂直沟道结构72形成间隔件116。
[0065]在图20中，在第二介电层106和间隔件116上并且围绕垂直沟道结构72形成第三介电层118。第三介电层118可以包括氧化硅、TEOS, PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等，并且可以通过任何合适的方法(诸如CVD、PECVD、旋涂等，或它们的组合)来形成该第三介电层。在一些实施例中，第三介电层118沉积为具有大于垂直沟道结构72的高度的厚度。然后，执行诸如CMP的平坦化工艺，以将垂直沟道结构72的顶面形成为与第三介电层118的顶面共面。这可以导致通过第三介电层118暴露垂直沟道结构72的源极/漏极区域110和114。
[0066]在图21中，半导体层120形成在第三介电层118上方并且形成在垂直沟道结构72的暴露的表面上。半导体层120可以是硅，诸如非晶硅或多晶硅等。可以使用任何合适的方法(诸如CVD、PECVD等，或它们的组合)来形成半导体层120。
[0067]在图22中，在第三介电层118上方以及在垂直沟道结构72的暴露的表面上形成金属-半导体化合物区域122。在一些实施例中，图案化半导体层120，以与金属-半导体化合物区域122相对应。然后，可以在半导体层120上以及第三介电层118的剩余部分上沉积金属。金属可以与半导体层120的剩余部分反应。在一些实施例中，金属可以包括钴、钛、镍、钨等，或它们的组合，并且可以通过PVD、ALD、CVD等，或它们的组合来沉积该金属。可通过使用退火使金属与半导体层120发生反应。可以使用对于未反应的金属的材料具有选择性的蚀刻来去除在退火之后的未反应的金属。金属-半导体化合物区域122可以包括CoS1、TiS1、NiS1、WS1、PtS1、MoSi等或它们的组合。在其他实施例中，代替金属_半导体化合物区域122或结合该金属-半导体化合物区域可以使用其他导电部件，诸如可以被掺杂的半导体；金属，诸如W、Cu、和Al ;金属合金，诸如TiN和TaN等，或它们的组合。
[0068]在图23中，诸如ILD的第四介电层124形成在第三介电层118和金属-半导体化合物区域122上方，并且穿过多个介电层形成到达多个部件的接触件126、128、130和132。第四介电层124可以包括氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等，并且可以通过任何合适的方法(诸如CVD、PECVD、旋涂等，或它们的组合)来形成该第四介电层。可以执行诸如CMP的平坦化工艺，以平坦化第四介电层124。
[0069]可以使用一次或多此蚀刻步骤来形成用于接触件126、128、130和132的开口。将用于接触件126的开口蚀刻穿过第四介电层124、第三介电层118、第二介电层106和第一介电层100，到达金属-半导体化合物区域94。将用于接触件128的开口蚀刻穿过第四介电层124到达对应的金属-半导体化合物区域122。将用于接触件130的开口蚀刻穿过第四介电层124、第三介电层118和第二介电层106，到达栅电极层104。用于接触件132的开口可以在多步工艺中蚀刻穿过第四介电层124、第三介电层118和第二介电层106到达金属-半导体化合物区域122和栅电极层104。可以使用可接受的光刻和蚀刻技术来形成开
□ O
[0070]衬里(诸如扩散阻挡层、粘合层等)和导电材料形成在开口中。衬里可以包括钛、氮化钛、钽、氮化钽等，并且可以通过ALD、CVD等来形成该衬里。导电材料可以是铜、铜合金、银、金、钨、铝、镍等，并且可以通过ALD、CVD、PVD等来形成该导电材料。可以执行诸如CMP的平坦化工艺，以从第四介电层124的表面去除多余的材料。剩余的衬里和导电材料在开口中形成接触件126、128、130和132。接触件126物理耦合并且电耦合至金属-半导体化合物区域94。接触件128物理耦合并且电耦合至各个金属-半导体化合物区域122。接触件130物理耦合并且电耦合至栅电极层104。接触件132物理耦合并且电耦合至金属-半导体化合物区域122和栅电极层104。接触件126可以被称为有源区域接触件。接触件128可以被称为顶板接触件。接触件130可以被称为栅极接触件。接触件132可以被称为局部连接接触件。
[0071]在图24A中，第五介电层134和第六介电层140分别形成有金属化件138和144以及通孔136和142。诸如金属间介电层(Hffi)的第五介电层134形成在第四介电层124上方。第五介电层134可以包括氧化硅、TEOS, PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等，并且可以通过任何合适的方法(诸如CVD、PECVD、旋涂等或它们的组合)来形成该第五介电层。可以执行诸如CMP的平坦化工艺，以平坦化第五介电层134。
[0072]然后，与通孔136和金属化件138相对应的开口和凹槽形成在第五介电层134中。可以使用可接受的光刻和蚀刻技术来形成开口和凹槽。衬里(诸如扩散阻挡层、粘合层等)和导电材料形成在开口和凹槽中。衬里可以包括钛、氮化钛、钽、氮化钽等，并且通过ALD、CVD等形成该衬里。导电材料可以是铜、铜合金、银、金、钨、铝等，并且通过ALD、CVD、PVD等形成该导电材料。可以执行诸如CMP的平坦化工艺，以从第五介电层134的顶面去除任何多余的材料。衬里和导电材料的剩余部分形成了通孔136和金属化件138。
[0073]诸如的第六介电层140形成在第五介电层134上方。第六介电层140可以包括氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等，并且可以通过任何合适的方法(诸如CVD、PECVD、旋涂等或它们的组合)来形成该第六介电层。可以执行诸如CMP的平坦化工艺，以平坦化第六介电层140。
[0074]然后，与通孔142和金属化件144相对应的开口和凹槽形成在第六介电层140中。可以使用可接受的光刻和蚀刻技术来形成开口和凹槽。衬里(诸如扩散阻挡层、粘合层等)和导电材料形成在开口和凹槽中。衬里可以包括钛、氮化钛、钽、氮化钽等，并且通过ALD、CVD等形成该衬里。导电材料可以是铜、铜合金、银、金、钨、铝等，并且通过ALD、CVD、PVD等形成该导电材料。可以执行诸如CMP的平坦化工艺，以从第六介电层140的顶面去除任何多余的材料。衬里和导电材料的剩余部分形成了通孔142和金属化件144。
[0075]图24A还示出了表示随后将要讨论的各个覆盖截面的位置。图24A中示出的截面没有必要代表下文所讨论的各个布局，但是代表将要示出的各个布局的部件(如，布局的多个层级的方面)。图24A示出了有源区域层级AA、栅电极层级GL、顶板层级TP、第一通孔层级VLl、第一金属化层级Ml、第二通孔层级VL2和第二金属化层级M2。图24B示出了图24A的有源区域层级AA和栅电极层级GL的覆盖布局。图24C示出了图24A的顶板层级TP的覆盖布局。图24B和图24C示出了图24A中所示的截面A-A。
[0076]本领域的普通技术人员将很容易地理解，可以形成诸如Hffi的附加的介电层，并且该介电层可以包括附加的金属化件和通孔。此外，本领域普通技术人员将容易地理解，可以修改本文所讨论的层和/或层级。当通孔136物理耦合并且电耦合至金属-半导体化合物区域122时，例如，如果第一通孔层级VLl的通孔136从第一金属化层级Ml进一步延伸，则可以修改和/或去除接触件126、128和130。
[0077]图25Α、图26和图27示出了根据一些实施例的由边界(虚线)限定的第一双端口 SRAM位单元200的各层级。图25Α示出了第一双端口 SRAM位单元200的有源区域层级ΑΑ。第一下拉晶体管ΗΗ、第二下拉晶体管TO2、第一传输门晶体管PGl和第三传输门晶体管PG3的对应的垂直沟道结构(如，垂直沟道结构72)形成在该单元的衬底的第一 ρ阱PWl中和/或上。第二传输门晶体管PG2和第四传输门晶体管PG4的对应的垂直沟道结构(如，垂直沟道结构72)形成在该单元的衬底的第二 ρ阱PW2中和/或上。第一上拉晶体管HJl和第二上拉晶体管PU2的对应的垂直沟道结构(如，垂直沟道结构72)形成在该单元的衬底的η阱NW中和/或上。η阱NW设置在第一 ρ阱PWl和第二 ρ阱PW2中。
[0078]有源区域第一位线导电部件AA-BL-A (如，金属-半导体化合物区域94)在单元200的Y方向上连续延伸。在形成导电部件AA-BL-A的衬底的有源区域上和/或中形成第一传输门晶体管PGl的垂直沟道结构。有源区域第二位线导电部件AA-BL-B(如，金属-半导体化合物区域94)在单元200的Y方向上连续延伸。在形成有导电部件AA-BL-B的衬底的有源区域上和/或中形成第三传输门晶体管PG3的垂直沟道结构。有源区域第二电源电压导电部件AA-Vss (如，金属-半导体化合物区域94)在单元200的Y方向上连续延伸。在形成有导电部件AA-Vss的衬底的有源区域上和/或中形成第一下拉晶体管PDl和第二下拉晶体管PD2的对应的垂直沟道结构。有源区域第一电源电压导电部件AA-Vdd(如，金属-半导体化合物区域96)在单元200的Y方向上连续延伸。第一上拉晶体管PUl和第二上拉晶体管PU2的对应的垂直沟道结构形成在衬底的有源区域上和/或中。有源区域第一互补位线导电部件AA-BLB-A (如，金属-半导体化合物区域94)在单元200的Y方向上连续延伸。在形成有导电部件AA-BLB-A的衬底的有源区域上和/或中形成第二传输门晶体管PG2的垂直沟道结构。有源区域第二互补位线导电部件AA-BLB-B (如，金属-半导体化合物区域94)在单元200的Y方向上连续延伸。在形成导电部件AA-BLB-B有衬底的有源区域上和/或中形成第四传输门晶体管PG4的垂直沟道结构。在一些实施例中，例如，在X方向上，有源区域第二电源电压导电部件AA-Vss的宽度是有源区域第一电源电压导电部件AA-Vdd的宽度的至少两倍。
[0079]导电部件AA-BL-A、AA-BL-B和AA-Vss形成在衬底的第一 P阱PWl区域上。导电部件AA-BLB-A和AA-BLB-B形成在衬底的第二 ρ阱PW2区域上。导电部件AA-Vdd形成在衬底的η阱NW区域上。
[0080]第一传输门晶体管PG1、第一下拉晶体管ΗΗ、第一上拉晶体管PUl和第四传输门晶体管PG4的垂直沟道结构在X方向上对齐。类似地，第三传输门晶体管PG3、第二下拉晶体管TO2、第二上拉晶体管PU2和第二传输门晶体管PG2的垂直沟道结构在X方向上对齐。
[0081]单元200可以具有的宽高比大于或等于4。该宽高比可以是垂直于有源区域导电部件延伸的方向的单元200的尺寸与平行于有源区域导电布件延伸的方向的单元200的尺寸的比率。在示图中，单元200的宽高比是X:Y，该宽高比大于或等于4。
[0082]图25Β示出了根据一些实施例的单元200的2X2阵列。预期更大的阵列，并且示出2X2阵列是为了清楚和简洁地示出一些实施例的各个方面。在阵列中，每一个单元200都具有沿着单元200邻接的X或Y方向边界镜像的相邻单元200。例如，单元200b是沿着单元200a与200b之间的X方向边界的单元200a的镜像单元。类似地，单元200c是沿着单元200a与200c之间的Y方向边界的单元200a的镜像单元。
[0083]此外，各个ρ阱和η阱可以延伸穿过多个单元200。图25Β示出了沿着Y方向延伸穿过单元200a和200b的第一 η讲NWl，并且示出了沿着Y方向延伸穿过单元200c和200d的第二 η阱NW2。第一 ρ阱PWl沿着Y方向延伸并且穿过介于第一 η阱NWl与第二 η阱NW2之间的相邻单元200的Y方向边界。如图所示，第一 ρ阱PWl穿过介于单元200a与200c之间的Y方向边界、穿过介于单元200b与200d之间的Y方向边界并且在Y方向上延伸。第一第二 P阱PW21位于第一 η阱NWl的与第一 ρ阱PWl相对侧。第二第二 ρ阱PW22位于第二 η阱NW2的与第一 ρ阱PWl相对侧。与第一 ρ阱PWl类似地，第一第二 ρ阱PW21和第二第二 P阱PW22可以延伸穿过单元200的边界，但是没有描述附加的单元以示出这样的部件。
[0084]有源区域导电部件(如，金属-半导体化合物区域94和96)在对应的Y方向上连续延伸穿过多个单元。如图所示，第一导电部件AA-BL-A1、AA-BL-BU AA-BLB-AUAA-BLB-BU AA-Vssl和AA-Vddl在对应的Y方向上延伸穿过单元200a和200b。类似地，第二导电部件 AA-BL-A2、AA-BL-B2、AA-BLB-A2、AA-BLB-B2、AA_Vss2 和 AA_Vdd2 在对应的Y方向上延伸穿过单元200c和200d。以这种方式，各种电信号可以电耦合至单元200中的对应晶体管，而不需要设置在单元200中的接触件以将对应晶体管电耦合至电信号。例如，可以为导电部件AA-Vssl提供接触件，以在单元200a和200b的外部位置处提供单元200a和200b的接地电压或低电压(诸如通过提供随后讨论的带单元中的接触件)，而不需要在单元200a或200b中形成用于导电部件AA-Vss I的接触件。
[0085]图26示出了第一双端口 SRAM位单元200的栅电极层级GL。第一栅电极Gl (如，栅电极层104)在X方向上延伸并且围绕第一下拉晶体管PDl和第一上拉晶体管HJl的垂直沟道结构。第二栅电极G2(如，栅电极层104)在X方向上延伸并且围绕第二下拉晶体管PD2和第二上拉晶体管PU2的垂直沟道结构。第三栅电极G3(如，栅电极层104)在X方向上延伸并且围绕第一传输门晶体管PGl的垂直沟道结构。第四栅电极G4(如，栅电极层104)在X方向上延伸并且围绕第二传输门晶体管PG2的垂直沟道结构。第五栅电极G5(如，栅电极层104)在X方向上延伸并且围绕第三传输门晶体管PG3的垂直沟道结构。第六栅电极G6 (如，栅电极层104)在X方向上延伸并且围绕第四传输门晶体管PG4的垂直沟道结构。第三栅电极G3、第四栅电极G4、第五栅电极G5和第六栅电极G6中的每一个都延伸穿过对应的Y方向边界到达相邻单元，并且围绕对应相邻单元的第一传输门晶体管PG1、第二传输门晶体管PG2、第三传输门晶体管PG3和第四传输门晶体管PG4的对应的垂直沟道结构。
[0086]图26中还示出了栅极接触件GC1、GC2、GC3和GC4以及局部连接接触件LCl和LC2。形成局部连接接触件LCl (如，接触件132)，以物理耦合并且电耦合至第二栅电极G2。形成局部连接接触件LC2 (如，接触件132)，以物理耦合并且电耦合至第一栅电极Gl。形成栅极接触件GCl (如，接触件130)，以物理耦合并且电耦合至第三栅电极G3。形成栅极接触件GC2(如，接触件130)，以物理耦合并且电耦合至第四栅电极G4。形成栅极接触件GC3(如，接触件130)，以物理耦合并且电耦合至第五栅电极G5。形成栅极接触件GC4(如，接触件130)，以物理耦合并且电耦合至第六栅电极G6。栅极接触件GCl和GC2位于单元200的对应的Y方向边界处，并且栅极接触件GC3和GC4位于单元200内。
[0087]图27示出了第一双端口 SRAM位单元200的顶板层级TP。第一顶板Tl (如，金属-半导体化合物区域122)在X方向上延伸，位于第一上拉晶体管PU1、第一下拉晶体管PDl和第一传输门晶体管PGl的垂直沟道结构(如，源极/漏极区域110或114)上，并且物理耦合并且电耦合至对应晶体管的垂直沟道结构。第二顶板T2(如，金属-半导体化合物区域122)在X方向上延伸，位于第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2的垂直沟道结构(如，源极/漏极区域110或114)上，并且物理耦合并且电耦合至对应晶体管的垂直沟道结构。第三顶板Τ3(如，金属-半导体化合物区域122)位于第三传输门晶体管PG3的垂直沟道结构(如，源极/漏极区域110)上以及物理耦合并且电耦合至该第三传输门晶体管的垂直沟道结构。第四顶板Τ4(如，金属-半导体化合物区域122)位于第四传输门晶体管PG4的垂直沟道结构(如，源极/漏极区域110)上以及物理耦合并且电耦合至该第四传输门晶体管的垂直沟道结构。
[0088]第一局部连接接触件LCl物理耦合并且电耦合至第一顶板Tl。第二局部连接接触件LC2物理耦合并且电耦合至第二顶板Τ2。第一顶板接触件TCl (如，接触件128)物理耦合并且电耦合至第一顶板Tl和第三顶板Τ3。第二顶板接触件TC2(如，接触件128)物理耦合并且电耦合至第二顶板T2和第四顶板T4。栅极接触件GC1、GC2、GC3和GC4被示出为延伸穿过顶板层级TP。
[0089]图28和图29示出了根据一些实施例的由边界(虚线)限定的第一双端口 SRAM位单元200的第一通孔层级VLl、第一金属化层级Ml、第二通孔层级VL2和第二金属化层级M2。图28示出了第一通孔层级VLl和第一金属化层级Ml。第一金属化层级Ml包括金属化迹线 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B (如，金属化件 138)以及金属化接合焊盘P1、P2、P3和P4(如，金属化件138)。金属化迹线Ml-BLB-B、M1-BLB_A、M1-Vdd、Ml-Vss, Ml-BL-A和Ml-BL-B沿着Y方向延伸并且在位置上通常与导电部件AA-BLB-B、AA-BLB-A, AA-Vdd, AA-Vss、AA-BL-A和AA-BL-B相对应。在单元200内没有从金属化迹线Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml_Vss、Ml-BL-A 和 M1-BL-B 延伸的通孔。通孔可以在单元200 的外部位置处从金属化迹线 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B延伸，从而可以将金属化迹线 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B 分别电耦合至导电部件 AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B。
[0090]第一通孔Vl (如，通孔136)从第一接合焊盘Pl延伸。第二通孔V2 (如，通孔136)从第二接合焊盘P2延伸。第三通孔V3(如，通孔136)从第三接合焊盘P3延伸。第四通孔V3(如，通孔136)从第四接合焊盘P4延伸。第一通孔Vl物理耦合并且电耦合至第一栅极接触件GCl (参见图27)。第二通孔V2物理耦合并且电耦合至第二栅极接触件GC2 (参见图27)。第三通孔V3物理耦合并且电耦合至第三栅极接触件GC3 (参见图27)。第四通孔V4物理耦合并且电耦合至第四栅极接触件GC4(参见图27)。
[0091]图29示出了第二通孔层级VL2和第二金属化层级M2。第二金属化层级M2包括金属化迹线M2-WL-A和M2-WL-B (如，金属化件144)。金属化迹线M2-WL-A和M2-WL-B沿着X方向延伸。第五通孔V5(如，通孔142)和第六通孔V6(如，通孔142)均从金属化迹线M2-WL-A延伸。第七通孔V7 (如，通孔142)和第八通孔V8 (如，通孔142)均从金属化迹线M2-WL-B延伸。第五通孔V5物理耦合并且电耦合至第一接合焊盘Pl(参见图28)。第六通孔V6物理耦合并且电耦合至第二接合焊盘P2 (参见图28)。第七通孔V7物理耦合并且电耦合至第三接合焊盘P3(参见图28)。第八通孔V8物理耦合并且电耦合至第四接合焊盘P4(参见图28) ο
[0092]图30至图32示出了根据一些实施例的由边界(虚线)限定的第二双端口 SRAM位单元202的层级。图30示出了第二双端口 SRAM位单元202的与图25A的有源区域层级AA类似的有源区域层级AA。为了讨论的简明，省略图25A和图30两者的共同部件。与图25A相比，在图30中互换有源区域导电部件AA-BLB-A和AA-BLB-B的位置。在形成有导电部件AA-BLB-A的衬底(其上)的有源区域上和/或中形成第二传输门晶体管PG2的垂直沟道结构，该第二传输门晶体管的垂直沟道结构在X方向上与第一传输门晶体管PG1、第一下拉晶体管PDl和第一上拉晶体管PUl的垂直沟道结构对齐。类似地，在形成有导电部件AA-BLB-B的衬底的有源区域上和/或中形成第四传输门晶体管PG4的垂直沟道结构，该第四传输门晶体管PG4的垂直沟道结构在X方向上与第三传输门晶体管PG3、第二下拉晶体管PD2和第二上拉晶体管PU2的垂直沟道结构对齐。
[0093]图31示出了第二双端口 SRAM位单元202的与图26的栅电极层级GL类似的栅电极层级GL。为了讨论的简明，将省略图26和图31这两者的共同部件。图31示出了处于单元202的对应Y方向边界处的分别物理耦合并且电耦合至第五栅电极G5和第六栅电极G6的第三栅极接触件GC3和第四栅极接触件GC4。此外，第四栅电极G4围绕第四传输门晶体管PG4的垂直沟道结构。第六栅电极G6围绕第二传输门晶体管PG2的垂直沟道结构。第四栅电极G4和第六栅电极G6中的每一个都延伸穿过对应的Y方向边界到达相邻单元并且围绕对应的相邻单元的第四传输门晶体管PG4和第二传输门晶体管PG2的对应的垂直沟道结构。
[0094]图32示出了第二双端口 SRAM位单元202的与图27的顶板层级TP类似的顶板层级TP。为了讨论的简明，将省略图27和图32这两者的共同部件。第二顶板T2位于第二上拉晶体管PU2、第二下拉晶体管PD2和第四传输门晶体管PG4的垂直沟道结构上以及物理耦合并且电耦合至这些晶体管的垂直沟道结构。第四顶板T4位于第二传输门晶体管PG2的垂直沟道结构上以及物理耦合并且电耦合至该第二传输门晶体管的垂直沟道结构。与图27相比，在图32中，第三顶板T3和第四顶板T4中的每一个都沿着X方向进一步向单元202内延伸。与图27相比，第一顶板接触件TCl和第二顶板接触件TC2的对应的位置都向内移动。图32还示出了关于图31所讨论的第三栅极接触件GC3和第四栅极接触件GC4的位置。
[0095]图33和图34示出了根据一些实施例的由边界(虚线)限定的第二双端口 SRAM位单元202的第一通孔层级VLl、第一金属化层级Ml、第二通孔层级VL2和第二金属化层级M2 ο图33示出了第一通孔层级VLl和第一金属化层级Ml。第一金属化层级Ml包括金属化迹线Ml-WL-A和Ml-WL-B (如，金属化件138)。金属化迹线Ml-WL-A和Ml-WL-B沿着X方向延伸。第一通孔Vl (如，通孔136)和第四通孔V4(如，通孔136)均从金属化迹线Ml-WL-A延伸。第二通孔V2(如，通孔136)和第三通孔V3(如，通孔136)均从金属化迹线Ml-WL-B延伸。第一通孔Vl物理耦合并且电耦合至第一栅极接触件GCl (见图32)。第二通孔V2物理耦合并且电耦合至第二栅极接触件GC2 (见图32)。第三通孔V3物理耦合并且电耦合至第三栅极接触件GC3 (见图32)。第四通孔V4物理耦合并且电耦合至第四栅极接触件GC4 (见图 32) ο
[0096]图34示出了第二通孔层级VL2和第二金属化层级M2。第二金属化层级M2包括金属化迹线 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B (如，金属化件 144)。金属化迹线 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 沿着 Y 方向延伸并且在位置上通常与导电部件 AA-BLB-A、AA-BLB-B、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B 相对应。单元 202 内没有从金属化迹线 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 延伸的通孔。通孔在单元202的外部位置处可以从金属化迹线M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 延伸，从而可以将金属化迹线 M2-BLB-A、M2-BLB-B、M2_Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 分别电耦合至导电部件 AA_BLB-A、AA-BLB_B、AA-Vdd、AA-VsS、AA-BL-A 和 AA-BL-B。
[0097]图35示出了根据一些实施例的双端口 SRAM位单元的阵列。阵列包括多个子阵列。图35中示出了第一子阵列SAl和第二子阵列SA2，并且阵列可以包括更多或更少的子阵列。每一个子阵列都可以包括位于关于图25B所讨论的重复图案中的单元200或202。为了方便的目的，阵列的每一行都沿着X方向延伸，并且每一列都沿着Y方向延伸。阵列包括阵列的列AC。每一个子阵列都包括子阵列行SAR。阵列包括位于每一行的每一端部处的行边沿单元REC。阵列包括位于每一列的每一端部处的边沿带单元ESC。阵列包括位于第一相邻子阵列(如，第一子阵列SAl)的列与第二相邻子阵列(如，第二子阵列SA2)的对应列之间的带单元SC。
[0098]带单元SC和ESC可以包括有源区域(如，具有金属-半导体化合物区域94和/或96)，该有源区域延伸穿过对应列的整个单元。例如，带单元SC可以包括有源区域第二位线AA-BL-B，并且该有源区域第二位线AA-BL-B可以延伸穿过列内的每一个单元。该有源区域第二位线AA-BL-B可以包括金属-半导体化合物区域(如，金属-半导体化合物区域94)。可以类似地配置其他的有源区域。带单元SC和ESC中的有源区域可以包括伪垂直沟道结构(如，为了提供改善的均匀性)和/或可以省略垂直沟道结构。
[0099]图35的阵列还包括沿着列的Y方向延伸的金属化迹线MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A 和 MX-BL-B。这些金属化迹线 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和MX-BL-B可以位于关于图28所讨论的第一金属化层级Ml中、位于关于图34所讨论的第二金属化层级M2中、位于另一金属化层级中或位于多个金属化层级的组合中。对于阵列的列AC的剩余列来说，类似的金属化迹线具有类似的图案，诸如相同布置或镜像布置。
[0100]在金属化迹线MX-BLB-B、MX-BLB-A、MX-Vdd、MX-VsS、MX-BL-A 和 MX-BL-B 与有源区域导电部件 AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B 之间的带单元 SC 和 /或ESC中分别制造连接件210。例如，如果金属化迹线位于第一金属化层级Ml中，则连接件210可以包括通孔(如，通孔136)和有源区域接触件(如，接触件126)。又例如，如果金属化迹线位于第二金属化层级M2中，则连接件210可以包括第二层级通孔(如，通孔142)、位于第一金属化件中(如，位于金属化件138中)的接合焊盘、第一层级通孔(如，通孔136)和有源区域接触件(如，接触件126)。如图所示，在第二互补位线金属化迹线MX-BLB-B与第二互补位线有源区域导电部件AA-BLB-B之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。如图所示，在第一互补位线金属化迹线MX-BLB-A与第一互补位线有源区域导电部件AA-BLB-A之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。如图所示，在第一电源电压金属化迹线MX-Vdd与第一电源电压有源区域导电部件AA-Vdd之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。如图所示，在第二电源电压金属化迹线MX-Vss与第二电源电压有源区域导电部件AA-Vss之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。如图所示，在第一位线金属化迹线MX-BL-A与第一位线有源区域导电部件AA-BL-A之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。如图所示，在第二位线金属化迹线MX-BL-B与第二位线有源区域导电部件AA-BL-B之间的第一列IC中的每一个带单元SC和ESC中制造连接件210。通过提供在带单元处具有连接件的这些金属化迹线，可以为阵列中的单元提供有助于确保信号或电源的完整性的低电阻路径，而不需要提供阵列的每一个单元内的直接连接件。在一些实施例中，当阵列中的行数等于或小于64 (诸如介于4和64之间)时，可以考虑省略金属化迹线MX-BLB-B、MX-BLB-A、MX-Vdd, MX-Vss, MX-BL-A和MX-BL-B，并且在其他实施例中，当阵列中的行数大于64时，可以考虑使用金属化迹线 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A 和 MX-BL-B。可以根据单元的任何数量来使用或省略金属化迹线MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和 MX-BL-B。
[0101]图36示出了根据一些实施例的双端口 SRAM位单元的阵列。图36的阵列包括与关于图35所讨论的部件对应的部件，并且为了简明的目的，本文不再重复那些部件的讨论。在图 36 中，示出了列 CC 的附加金属化迹线 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和MX-BL-B。沿着带单元SC和ESC的行，网状金属化迹线MY-Vss和MY-Vdd在Y方向上延伸。对于每一个网状金属化迹线MY-Vss和MY-Vdd，连接件212位于网状金属化迹线MY-Vss和MY-Vdd与每一列的对应的金属化迹线MX-Vss和MX-Vdd之间。网状金属化迹线MY-Vss和MY-Vdd与金属化迹线MX-Vss和MX-Vdd为不同的金属化件。连接件212可以包括位于金属化件之间的通孔或多个通孔的组合以及位于中间金属化件中的一个或多个中间接合焊盘。通过使网状金属化迹线MY-Vss和MY-Vdd耦合至如图所示的每一列中的金属化迹线MX-Vss和MX-Vdd，多个第二电源电压金属化迹线MX-Vss中的电势在整个阵列中可以保持为更加一致，并且多个第一电源电压金属化迹线MX-Vdd中的电势在整个阵列中可以保持为更加一致。
[0102]一些实施例可以实现优点。一些实施例可以包括VGAA晶体管的新兴技术。此外，一些实施例可以实施有源区域导电部件作为用于电源电压Vdd和Vss、用于位线BL-A和BL-B以及用于互补位线BLB-A和BLB-B的导体，从而可以消除每一个单元内的一些连接件。一些实施例还可以提高光刻图案化裕度(诸如通过使用VGAA布局)，从而可以进一步减小单元布局尺寸。此外，如先前所述，通过增大宽高比，信号的布线可以变得更短，从而可以进一步增大速度。
[0103]第一个实施例是一种结构。结构包括双端口静态随机存取存储器(DPSRAM)单元。DPSRAM单元包括第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一传输门晶体管、第二传输门晶体管、第三传输门晶体管和第四传输门晶体管。第一下拉晶体管包括:第一源极/漏极区域，位于衬底的第一有源区域中；第一垂直沟道，延伸至第一有源区域之上；以及第二源极/漏极区域，位于第一垂直沟道上。第二下拉晶体管包括:第三源极/漏极区域，位于第一有源区域中；第二垂直沟道，延伸至第一有源区域之上；以及第四源极/漏极区域，位于第二垂直沟道之上。通过第一有源区域将第一源极/漏极区域电耦合至第三源极/漏极区域。第一上拉晶体管包括:第五源极/漏极区域，位于衬底的第二有源区域中；第三垂直沟道，延伸至第二有源区域之上；以及第六源极/漏极区域，位于第三垂直沟道之上。第二上拉晶体管包括:第七源极/漏极区域，位于第二有源区域中；第四垂直沟道，延伸至第二有源区域之上；以及第八源极/漏极区域，位于第四垂直沟道之上。通过第二有源区域将第五源极/漏极区域电耦合至第七源极/漏极区域。第一传输门晶体管包括:第九源极/漏极区域，位于衬底的第三有源区域中；第五垂直沟道，延伸至第三有源区域之上；以及第十源极/漏极区域，位于第五垂直沟道之上。第二传输门晶体管包括:第十一源极/漏极区域，位于衬底的第四有源区域中；第六垂直沟道，延伸至第四有源区域之上；以及第十二源极/漏极区域，位于第六垂直沟道之上。第三传输门晶体管包括:第十三源极/漏极区域，位于衬底的第五有源区域中；第七垂直沟道，延伸至第五有源区域之上；以及第十四源极/漏极区域，位于第七垂直沟道之上。第四传输门晶体管包括:第十五源极/漏极区域，位于衬底的第六有源区域中；第八垂直沟道，延伸至第六有源区域之上；以及第十六源极/漏极区域，位于第八垂直沟道之上。第一栅电极围绕第一垂直沟道和第三垂直沟道中的每一个。第二栅电极围绕第二垂直沟道和第四垂直沟道中的每一个。第三栅电极围绕第五垂直沟道。第四栅电极围绕第六垂直沟道。第五栅电极围绕第七垂直沟道。第六栅电极围绕第八垂直沟道。第一导电部件位于第二源极/漏极区域和第六源极/漏极区域上并且物理耦合至第二源极/漏极区域和第六源极/漏极区域。第一导电部件还电耦合至第二栅电极、第十源极/漏极区域和第十四源极/漏极区域。第二导电部件位于第四源极/漏极区域和第八源极/漏极区域上并且物理耦合至第四源极/漏极区域和第八源极/漏极区域。第二导电部件还电耦合至第一栅电极、第十二源极/漏极区域和第十六源极/漏极区域。
[0104]另一个实施例是一种结构。结构包括存储器阵列。存储器阵列包括布置为列和行的多个双端口静态随机存取存储器(DPSRAM)单元，并且在存储器阵列的DPSRAM单元的每一列中都有第一电源节点有源区域、第二电源节点有源区域、第一位线节点有源区域、第一互补位线节点有源区域、第二位线节点有源区域和第二互补位线节点有源区域。每一个DPSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、第三传输门垂直晶体管和第四传输门垂直晶体管。第一下拉垂直晶体管、第一上拉垂直晶体管、第一传输门垂直晶体管和第三传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至第二上拉垂直晶体管和第二下拉垂直晶体管的对应的栅极。第二下拉垂直晶体管、第二上拉垂直晶体管、第二传输门垂直晶体管和第四传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至第一上拉垂直晶体管和第一下拉垂直晶体管的对应的栅极。第一电源节点有源区域位于衬底中并且沿着对应的列延伸。对应列中的每一个DPSRAM单元的第一上拉垂直晶体管和第二上拉垂直晶体管的对应的第二源极/漏极区域设置在第一电源节点有源区域中。第二电源节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每一个DPSRAM单元的第一下拉垂直晶体管和第二下拉垂直晶体管的对应的第二源极/漏极区域设置在第二电源节点有源区域中。第一位线节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每一个DPSRAM单元的第一传输门垂直晶体管的第二源极/漏极区域设置在第一位线节点有源区域中。第一互补位线节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每一个DPSRAM单元的第二传输门垂直晶体管的第二源极/漏极区域设置在第一互补位线节点有源区域中。第二位线节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每一个DPSRAM单元的第三传输门垂直晶体管的第二源极/漏极区域设置在第二位线节点有源区域中。第二互补位线节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每一个DPSRAM单元的第四传输门垂直晶体管的第二源极/漏极区域设置在第二位线互补节点有源区域中。
[0105]又一个实施例是一种方法。在衬底中限定第一电源节点有源区域、第二电源节点有源区域、第一位线节点有源区域、第一互补位线节点有源区域、第二位线节点有源区域和第二互补位线节点有源区域。在区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构。第一、第二、第三、第四、第五和第六垂直沟道结构中的每一个都包括:第一源极/漏极区域，设置在对应有源区域中；沟道区域，位于第一源极/漏极区域之上；以及第二源极/漏极区域，位于沟道区域之上。第一垂直沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中。第二垂直沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中。第三垂直沟道结构的第一源极/漏极区域设置在第二电源节点有源区域中。第四垂直沟道结构的第一源极/漏极区域设置在第二电源节点有源区域中。第五垂直沟道结构的第一源极/漏极区域设置在第一位线节点有源区域中。第六垂直沟道结构的第一源极/漏极区域设置在第一互补位线节点有源区域中。第七垂直沟道结构的第一源极/漏极区域设置在第二位线节点有源区域中。第八垂直沟道结构的第一源极/漏极区域设置在第二互补位线节点有源区域中。在衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极、第五栅电极和第六栅电极。第一栅电极围绕第一垂直沟道结构和第三垂直沟道结构。第二栅电极围绕第二垂直沟道结构和第四垂直沟道结构。第三栅电极围绕第五垂直沟道结构。第四栅电极围绕第六垂直沟道结构。第五栅电极围绕第七垂直沟道结构。第六栅电极围绕第八垂直沟道结构。第一垂直沟道结构、第三垂直沟道结构、第五垂直沟道结构和第七垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至第二栅电极，并且第二垂直沟道结构、第四垂直沟道结构、第六垂直沟道结构和第八垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至第一栅电极。
[0106]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种结构，包括: 双端口静态随机存取存储器单元，包括: 第一下拉晶体管，包括:第一源极/漏极区域，位于衬底的第一有源区域中；第一垂直沟道，延伸至所述第一有源区域之上；以及第二源极/漏极区域，位于所述第一垂直沟道之上; 第二下拉晶体管，包括:第三源极/漏极区域，位于所述第一有源区域中；第二垂直沟道，延伸至所述第一有源区域之上；以及第四源极/漏极区域，位于所述第二垂直沟道之上；通过所述第一有源区域将所述第一源极/漏极区域电耦合至所述第三源极/漏极区域； 第一上拉晶体管，包括:第五源极/漏极区域，位于所述衬底的第二有源区域中；第三垂直沟道，延伸至所述第二有源区域之上；以及第六源极/漏极区域，位于所述第三垂直沟道之上； 第二上拉晶体管，包括:第七源极/漏极区域，位于所述第二有源区域中；第四垂直沟道，延伸至所述第二有源区域之上；以及第八源极/漏极区域，位于所述第四垂直沟道之上；通过所述第二有源区域将所述第五源极/漏极区域电耦合至所述第七源极/漏极区域； 第一传输门晶体管，包括:第九源极/漏极区域，位于所述衬底的第三有源区域中；第五垂直沟道，延伸至所述第三有源区域之上；以及第十源极/漏极区域，位于所述第五垂直沟道之上； 第二传输门晶体管，包括:第十一源极/漏极区域，位于所述衬底的第四有源区域中；第六垂直沟道，延伸至所述第四有源区域之上；以及第十二源极/漏极区域，位于所述第六垂直沟道之上； 第三传输门晶体管，包括:第十三源极/漏极区域，位于所述衬底的第五有源区域中；第七垂直沟道，延伸至所述第五有源区域之上；以及第十四源极/漏极区域，位于所述第七垂直沟道之上； 第四传输门晶体管，包括:第十五源极/漏极区域，位于所述衬底的第六有源区域中；第八垂直沟道，延伸至所述第六有源区域之上；以及第十六源极/漏极区域，位于所述第八垂直沟道之上； 第一栅电极，围绕所述第一垂直沟道和所述第三垂直沟道中的每一个； 第二栅电极，围绕所述第二垂直沟道和所述第四垂直沟道中的每一个； 第三栅电极，围绕所述第五垂直沟道； 第四栅电极，围绕所述第六垂直沟道； 第五栅电极，围绕所述第七垂直沟道； 第六栅电极，围绕所述第八垂直沟道； 第一导电部件，位于所述第二源极/漏极区域和所述第六源极/漏极区域上并且物理耦合至所述第二源极/漏极区域和所述第六源极/漏极区域，所述第一导电部件还电耦合至所述第二栅电极、所述第十源极/漏极区域和所述第十四源极/漏极区域；以及 第二导电部件，位于所述第四源极/漏极区域和所述第八源极/漏极区域上并且物理耦合至所述第四源极/漏极区域和所述第八源极/漏极区域，所述第二导电部件还电耦合至所述第一栅电极、所述第十二源极/漏极区域和所述第十六源极/漏极区域。2.根据权利要求1所述的结构，其中，所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个都延伸至所述双端口晶体管随机存取存储器单元的区域之外。3.根据权利要求1所述的结构，其中，所述第一有源区域包括第三导电部件，所述第二有源区域包括第四导电部件，所述第三有源区域包括第五导电部件，所述第四有源区域包括第六导电部件，所述第五有源区域包括第七导电部件，以及所述第六有源区域包括第八导电部件。4.根据权利要求1所述的结构，其中，所述双端口静态随机存取存储器单元包括:第一P阱，位于所述衬底中；n阱，位于所述衬底中；以及第二 P阱，位于所述衬底中，所述η阱设置在所述第一 P阱与所述第二 P阱之间，所述第一有源区域、所述第三有源区域和所述第五有源区域设置在所述第一P阱中，所述第二有源区域设置在所述η阱中，所述第四有源区域和所述第六有源区域设置在所述第二P阱中。5.根据权利要求1所述的结构，其中，所述第一垂直沟道、所述第三垂直沟道、所述第五垂直沟道和所述第八垂直沟道沿着第一方向对齐，所述第二垂直沟道、所述第四垂直沟道、所述第六垂直沟道和所述第七垂直沟道沿着第二方向对齐，所述第一方向和所述第二方向中的每一个都与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个相交。6.根据权利要求1所述的结构，其中，所述第一导电部件位于所述第十源极/漏极区域上并且物理耦合至所述第十源极/漏极区域，并且所述第二导电部件位于所述第十二源极/漏极区域上并且物理耦合至所述第十二源极/漏极区域。7.根据权利要求1所述的结构，其中，所述第一垂直沟道、所述第三垂直沟道、所述第五垂直沟道和所述第六垂直沟道沿着第一方向对齐，所述第二垂直沟道、所述第四垂直沟道、所述第七垂直沟道和所述第八垂直沟道沿着第二方向对齐，所述第一方向和所述第二方向中的每一个都与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域、所述第五有源区域和所述第六有源区域中的每一个相交。8.根据权利要求1所述的结构，其中，所述第一导电部件位于所述第十源极/漏极区域上并且物理耦合至所述第十源极/漏极区域，并且所述第二导电部件位于所述第十六源极/漏极区域上并且耦合至所述第十六源极/漏极区域。9.一种结构，包括: 存储器阵列，包括: 多个双端口静态随机存取存储器(DPSRAM)单元，所述DPSRAM单元布置为列和行，每一个所述DPSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、第三传输门垂直晶体管和第四传输门垂直晶体管，所述第一下拉垂直晶体管、所述第一上拉垂直晶体管、所述第一传输门垂直晶体管和所述第三传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至所述第二上拉垂直晶体管和所述第二下拉垂直晶体管的对应的栅极，所述第二下拉垂直晶体管、所述第二上拉垂直晶体管、所述第二传输门垂直晶体管和所述第四传输门垂直晶体管的对应的第一源极/漏极区域耦合在一起并且耦合至所述第一上拉垂直晶体管和所述第一下拉垂直晶体管的对应的栅极；以及 在所述存储器阵列中的DPSRAM单元的每一列中: 第一电源节点有源区域，位于衬底中并且沿着对应列延伸，所述对应列中的每一个DPSRAM单元的第一上拉垂直晶体管和第二上拉垂直晶体管的对应的第二源极/漏极区域设置在所述第一电源节点有源区域中； 第二电源节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第一下拉垂直晶体管和第二下拉垂直晶体管的对应的第二源极/漏极区域设置在所述第二电源节点有源区域中； 第一位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第一传输门垂直晶体管的第二源极/漏极区域设置在所述第一位线节点有源区域中； 第一互补位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第二传输门垂直晶体管的第二源极/漏极区域设置在所述第一互补位线节点有源区域中； 第二位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第三传输门垂直晶体管的第二源极/漏极区域设置在所述第二位线节点有源区域中；以及 第二互补位线节点有源区域，位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每一个DPSRAM单元的第四传输门垂直晶体管的第二源极/漏极区域设置在所述第二互补位线节点有源区域中。10.一种方法，包括: 在衬底中限定第一电源节点有源区域、第二电源节点有源区域、第一位线节点有源区域、第一互补位线节点有源区域、第二位线节点有源区域和第二互补位线节点有源区域；在区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构，所述第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构中的每一个都包括:第一源极/漏极区域，设置在对应有源区域中；沟道区域，位于所述第一源极/漏极区域之上；以及第二源极/漏极区域，位于所述沟道区域之上，所述第一垂直沟道结构的第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第二垂直沟道结构的第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第三垂直沟道结构的第一源极/漏极区域设置在所述第二电源节点有源区域中，所述第四垂直沟道结构的第一源极/漏极区域设置在所述第二电源节点有源区域中，所述第五垂直沟道结构的第一源极/漏极区域设置在所述第一位线节点有源区域中，所述第六垂直沟道结构的第一源极/漏极区域设置在所述第一互补位线节点有源区域中，所述第七垂直沟道结构的第一源极/漏极区域设置在所述第二位线节点有源区域中，所述第八垂直沟道结构的第一源极/漏极区域设置在所述第二互补位线节点有源区域中； 在所述衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极、第五栅电极和第六栅电极，所述第一栅电极围绕所述第一垂直沟道结构和所述第三垂直沟道结构，所述第二栅电极围绕所述第二垂直沟道结构和所述第四垂直沟道结构，所述第三栅电极围绕所述第五垂直沟道结构，所述第四栅电极围绕所述第六垂直沟道结构，所述第五栅电极围绕所述第七垂直沟道结构，所述第六栅电极围绕所述第八垂直沟道结构；以及 将所述第一垂直沟道结构、所述第三垂直沟道结构、所述第五垂直沟道结构和所述第七垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至所述第二栅电极，并且将所述第二垂直沟道结构、所述第四垂直沟道结构、所述第六垂直沟道结构和所述第八垂直沟道结构的对应的第二源极/漏极区域电耦合在一起并且电耦合至所述第一栅电极。
【文档编号】H01L27/11GK106024788SQ201510569365
【公开日】2016年10月12日
【申请日】2015年9月9日
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司