半导体存储器装置的制造方法
【专利摘要】本发明公开一种半导体存储器装置,半导体存储器装置包含2个TFT MOS晶体管、2个主体MOS晶体管、第一及第二存取MOS晶体管以及第一及第二电容器。TFT MOS晶体管及主体MOS晶体管形成用于保持在第一与第二节点之间反相的数据的闩锁。第一主体存取MOS晶体管根据字符线的电压切换第一节点以连接至第一位线。第二主体存取MOS晶体管根据字符线的电压切换第二节点以连接至第二位线。第一电容器设置于第一节点与电源电压之间。第二电容器设置于第二节点与电源电压之间。主体MOS晶体管及存取MOS晶体管通过嵌入式栅极型MOS晶体管形成。
【专利说明】
半导体存储器装置
技术领域
[0001]本发明涉及半导体存储器装置,且尤其涉及挥发性半导体存储器装置,诸如静态随机存取存储器(Static Random Access Memory ;SRAM)。
[0002]相关申请案的交叉
[0003]引用本申请案主张2015年3月26日申请的日本申请案第2015-064413号的优先权。上述专利申请案的全文据此以引用的方式并入本文中,且构成本说明书的一部分。
【背景技术】
[0004]SRAM是挥发性半导体存储器装置,且可界定为不需要启动用于保持数据的内部电路的挥发性RAM。通常,正反器作用于保持数据的构件且其为RAM的基本结构。归因于动态随机存取存储器(Dynamic Random Access Memory ;DRAM)的引入,所述DRAM是为了保持数据而需要再新的RAM,新增修饰语“静态”以供区分。除了晶体管之外,用于达成正反器的电路元件包含电阻性元件(包含可变电阻性元件)及诸如电容器的被动元件。然而,按照定义,即使不需要正反器动作,只要为由包含晶体管及被动元件的电路构件进行存储,而不需要再新的元件即可被视为SRAM。
[0005][专利文献]
[0006][专利文献I]日本特许公开专利2013-016581
[0007][专利文献2]日本特许公开专利2013-172090
[0008][专利文献3]日本特许公开专利2014-138141
[0009][专利文献4]日本特许公开专利2014-175647
[0010][专利文献5]PCT 公开案 2011/024%6
[0011][专利文献6] PCT 公开案 2011/108768
[0012][专利文献7]日本特许公开专利2004-153037(图44)
[0013][专利文献8]日本特许公开专利2005-012109(图12)
[0014][非专利文献]
[0015][非专利文献I]Kihara Yuji等人的「使用DRAM技术之新SRAM」(电子通讯协会杂志文章,C,电子学,J89-C (10),725至734页,2006年10月I日)
[0016][非专利文献2]KiharaYuji等人的「用于软性误差反制之超SRAM技术」(电子通讯协会杂志文章,C,电子学,J90-C(4),378至389页,2007年4月I日)
[0017][非专利文献3]M.Yamaoka等人的「使用薄盒式FD-SOI电晶体之具有经扩展之操作裕度及经减少之待用泄漏的SRAM电路」(IEEE固态电路期刊,第41卷,编号11,2366至2372 页,2006 年 11 月)
[0018][非专利文献4]MYamada等人的「具有H1-C结构之动态RAM之软性误差改良」(1980年国际电子元件会议技术摘要,578至581页,1980年)
[0019]图1a至图1c是说明关于SRAM的存储器单元的3个类型的现有技术构造实例的电路图。如图1a至图1c中所展示,SRAM可经分类为如图1a中所展示的CMOS型SRAM、图Ib中所展示的TFT负载型SRAM以及图1c中所展示的高电阻型SRAM(例如,参考专利文献I至4,非专利文献I至2)。下文提供描述。
[0020](I)CMOS 型 SRAM (图1a)
[0021]使用CMOS型存储器单元的SRAM包含4个MOS晶体管QlOl至Q104,其形成用于保持在节点P1、P2之间反相的数据的I个位的闩锁,及2个存取MOS晶体管Q105、Q106,其中所述晶体管均位于位线BL、BL’与字符线WL之间。所述SRAM是更有效使用CMOS制作工艺的存储器装置。由于存储器单元通过与周边电路相同的CMOS形成且存储器单元也具有优良特性,故不需要存储器单元的特殊构造。因此,其是在CMOS制作工艺登场的时代以来所使用的传统技术。然而,隔离所包含的主体晶体管是总数为6的2个P-通道晶体管及4个N-通道晶体管,需要隔离2类晶体管会导致大存储器单元尺寸及成本增加的问题。CMOS型存储器单元的特性的优点在于低启动电压特性及低待用电流特性。
[0022](2)高电阻负载型SRAM(图1c)
[0023]在高电阻负载型SRAM中,负载通过高电阻元件HRl、HR2形成,且高电阻由具有受抑制的杂质浓度的多晶硅构成。所包含的主体晶体管的数目为4个N-通道晶体管且因此不需要隔离区域。因此,可将存储器单元制得较小且可减少成本。然而,为达成稳定的正反器特性,需要将用作反相器的N-通道晶体管的尺寸设定为比用作存取栅极的N-通道晶体管大约3倍。取决于所述结构,事实上,与CMOS SRAM相比的面积差大约为20%。
[0024]TFT 负载型 SRAM (图1b)
[0025]TFT负载型SRAM使用通过作为负载的称为薄膜晶体管(Thin Film Transistor ;TFT)的多晶硅达成晶体管动作的TFT型MOS晶体管Q101T、Q102T,且所述SRAM经开发以用于相对高电阻抑制待用电流。因为晶体管通过多晶硅形成,故开/关比率并不与主体晶体管相当。然而,经由与高电阻多晶硅技术组合,待用电流可经抑制至与CMOS类型相当的程度。
[0026]在单一单元低功率(Low Power ;LP) SRAM中,随着技术变化使用以上提及的3类存储器单元。对CMOS型SRAM有利的特性是其低启动电压特性及低待用电流特性。然而,不能够在电源电压高时证实所述优势。由于除CMOS型SRAM外的存储器单元也将针对5V或3V的电源电压充分起作用,故不存在问题。与高电阻负载类型相比,CMOS型SRAM的待用电流特性确实优良,但通过增加高电阻的电阻值,适当抑制是可能的。因此,所述两种类型在价格与特性之间的平衡下共存。归因于市场价格问题,高电阻负载类型具有优势。此情况持续一段时间,但随着小型化的发展,低电压应用相应地发展且为SRAM技术带来变化。在低于1.8V的低电压中,其中动作特性仅通过N-通道晶体管判定的高电阻负载型及TFT负载型SRAM,低电压动作是困难的。以此方式,其中低电压动作特性优良的CMOS类型作为存储器单元而盛行。目前,存在以小容量在单一单元SRAM中制造的TFT负载型SRAM。
[0027]高速SRAM基本上是存储器单元的类型,所述高速SRAM类似于LPSRAM,但用于决定存储器单元的观点略有不同。自高速性的观点来看,具有较小存储器尺寸的高电阻负载型SRAM具有优势。原因在于,可减少存储器单元阵列及周边部件中的布线长度。另外,因为通常不需要低待用电流,所以CMOS SRAM的特性也无法发挥。以此方式,曾经典型的是在高速SRAM中采用高电阻负载型SRAM。然而,低电压动作特性类似地变得对于高速SRAM而言是重要的。所述情况是由于针对高速性及降低动作电流而使用最先进的小型化技术所导致的。为了小型化,需要抑制施加至存储器单元的电源电压。因此,已采用低电压动作优良的CMOS型SRAM。在内建式SRAM中,广泛使用CMOS型SRAM,是因为事实上,其是采用逻辑电路中所使用的CMOS的原理。
[0028]以此方式,关于现有技术领域的SRAM的问题如下。
[0029](I)存储器单元尺寸相对大,存储器成本也增加。
[0030](2)因放射线发生软性误差及闭锁。
[0031](3)待用电流相对大。
[0032](4)希望较低低电压动作。
[0033]与现有技术领域相比,本发明的目的在于提供挥发性半导体存储器装置以解决以上问题,使存储器大小较小及存储器成本较低,防止软性误差及闭锁,降低待用电流以及达成较低低电压动作。
【发明内容】
[0034]第一发明的半导体存储器装置,其为电容器存储器类型,此半导体存储器装置包含2个TFT型P-通道MOS晶体管及2个主体N-通道MOS晶体管,所述晶体管形成用于保持在第一节点与第二节点之间反相的数据的闩锁;第一主体存取MOS晶体管,其根据字符线的电压切换第一节点以连接至或不连接至第一位线;第二主体存取MOS晶体管,其根据字符线的电压切换第二节点以连接至或不连接至第二位线;第一电容器,其设置于第一节点与所定的电源电压之间;以及第二电容器,其设置于第二节点与上述电源电压之间,其中2个主体N-通道MOS晶体管、第一存取MOS晶体管及第二存取MOS晶体管通过嵌入式栅极型MOS晶体管形成。
[0035]第二发明的半导体存储器装置,其为电容器存储器类型,所述半导体存储器装置包含2个TFT型P-通道MOS晶体管及2个TFT型N-通道MOS晶体管,所述晶体管形成用于保持在第一节点与第二节点之间反相的数据的闩锁;第一主体存取MOS晶体管,其根据字符线的电压切换第一节点以连接至或不连接至第一位线;第二主体存取MOS晶体管,其根据字符线的电压切换第二节点以连接至或不连接至第二位线;第一电容器,其设置于第一节点与所定的电源电压之间;以及第二电容器,其设置于第二节点与上述电源电压之间,其中4个TFT型MOS晶体管分别是垂直型的TFT型MOS晶体管,且包含第一 P-通道MOS晶体管、第二 P-通道MOS晶体管、第一 N-通道MOS晶体管以及第二 N-通道MOS晶体管,其中第一 P-通道MOS晶体管与第一 N-通道MOS晶体管具有同一栅极并形成第一反相器,且第二 P-通道MOS晶体管与第二 N-通道MOS晶体管具有同一栅极并形成第二反相器。
[0036]第三发明的半导体存储器装置,其为电容器存储器类型,所述半导体存储器装置包含用于保持在第一节点与第二节点之间反相的数据的2个TFT型P-通道MOS晶体管;第一主体存取MOS晶体管,其根据字符线的电压切换第一节点以连接至或不连接至第一位线;第二主体存取MOS晶体管,其根据字符线的电压切换第二节点以连接至或不连接至第二位线;第一电容器,其设置于第一节点与所定的电源电压之间;以及第二电容器,其设置于第二节点与电源电压之间,其中第一存取MOS晶体管及第二存取MOS晶体管具有泄漏功能,其中根据第二节点的电压通过泄漏功能控制第一存取MOS晶体管且根据第一节点的电压通过泄漏功能控制第二存取MOS晶体管。
[0037]在本发明的实施例中,第一存取MOS晶体管及第二存取MOS晶体管具有SOI结构并分别具有背栅极控制端子,且还包含第三电容器,其设置于第二节点与第一存取MOS晶体管的背栅极控制端子之间;及第四电容器,其设置于第一节点与第二存取MOS晶体管的背栅极控制端子之间。
[0038]在本发明的实施例中,第一存取MOS晶体管及第二存取MOS晶体管具有金属-氧化物-氮化物-氧化物-半导体结构或所定的栅极结构;第一存取MOS晶体管及第二存取MOS晶体管分别具有子栅极;第二节点连接至第一存取MOS晶体管的子栅极;且第一节点连接至第二存取MOS晶体管的子栅极。
[0039]在本发明的实施例中,第一电容器及第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。
[0040]第四发明的半导体存储器装置,其为电容器存储器类型,所述半导体存储器装置包含用于保持在第一节点与第二节点之间反相的数据的第一 TFT型P-通道MOS晶体管及第二 TFT型P-通道MOS晶体管;第一主体存取MOS晶体管,其根据字符线的电压切换第一节点以连接至或不连接至第一位线;第二主体存取MOS晶体管,其根据字符线的电压切换第二节点以连接至或不连接至第二位线,其中第一 TFT型P-通道MOS晶体管包含设置于第一节点与所定的电源电压之间的一体形成的第一电容器,且第二 TFT型P-通道MOS晶体管包含设置于第二节点与所述电源电压之间的一体形成的第二电容器。
[0041]在本发明的实施例中,第一存取MOS晶体管及第二存取MOS晶体管具有泄漏功能,根据第二节点的电压通过泄漏功能控制第一存取MOS晶体管且根据第一节点的电压通过泄漏功能控制第二存取MOS晶体管。
[0042]在本发明的实施例中,第一存取MOS晶体管及第二存取MOS晶体管具有SOI结构并分别具有背栅极控制端子,且还包含第三电容器,其设置于第一存取MOS晶体管的第二节点与背栅极控制端子之间;及第四电容器,其设置于第二存取MOS晶体管的第一节点与背栅极控制端子之间。
[0043]在本发明的实施例中,第一存取MOS晶体管及第二存取MOS晶体管具有金属-氧化物-氮化物-氧化物-半导体结构或所定的栅极结构;第一存取MOS晶体管及第二存取MOS晶体管分别具有子栅极;第二节点连接至第一存取MOS晶体管的子栅极;且第一节点连接至第二存取MOS晶体管的子栅极。
[0044]本发明提供具有较小存储器尺寸及较低存储器成本的半导体存储器装置,且防止软性误差及闭锁,降低待用电流并达成与现有技术领域相比较低的电压动作。
【附图说明】
[0045]图1a至图1c为说明关于SRAM的存储器单元的3个类型的现有技术构造实例的电路图;
[0046]图2为说明关于本发明的实施例1的存储电容器类型的SRAM的构造实例的电路图;
[0047]图3为说明图2的存储电容器类型的SRAM的一部分的构造的纵向剖面视图;
[0048]图4为说明关于本发明的实施例2的存储电容器类型的SRAM的构造实例的电路图;
[0049]图5为说明图4的存储电容器类型的SRAM的构造的一部分的纵向剖面视图;
[0050]图6为说明关于本发明的实施例3的存储电容器类型的SRAM的构造实例的电路图;
[0051]图7为说明用于图6的存储电容器类型的SRAM中的绝缘体上硅(silicon oninsulator ;S0I)类型的存取MOS晶体管Q5L、Q6L的构造的纵向剖面视图;。
[0052]图8为说明关于本发明的实施例4的存储电容器类型的SRAM的构造实例的电路图;
[0053]图9A为沿着图9B的线A-A’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例I的纵向剖面视图;
[0054]图9B为图9A的存取MOS晶体管Q5M、Q6M的俯视图;
[0055]图1OA为沿着图1OB的线B_B’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例2的纵向剖面视图;
[0056]图1OB为图1OA的存取MOS晶体管Q5M、Q6M的俯视图;
[0057]图1lA为沿着图1lB的线C_C’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例3的纵向剖面视图;
[0058]图1lB为图1lA的存取MOS晶体管Q5M、Q6M的俯视图;
[0059]图12A为沿着图1OB的线D_D’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例4的纵向剖面视图;
[0060]图12B为图12A的存取MOS晶体管Q5M、Q6M的俯视图;
[0061]图13为说明关于本发明的实施例5的存储电容器类型的SRAM的构造实例的电路图;
[0062]图14为说明TFT型MOS晶体管Q1C、Q2C的构造实例I的纵向剖面视图,所述晶体管具有适合用于图13的存储电容器类型的SRAM的大容量电容器;
[0063]图15A为说明TFT型MOS晶体管QIC、Q2C的构造实例2的纵向剖面视图,所述晶体管具有适合用于图13的存储电容器类型的SRAM的大容量电容器;
[0064]图15B为说明具有图15A的大电容式电容器的TFT型MOS晶体管Q1C、Q2C的基本构造的纵向剖面视图;
[0065]图16为说明图13的存储电容器类型的SRAM的一部分的构造实例I的纵向剖面视图;
[0066]图17为说明图13的存储电容器类型的SRAM的一部分的构造实例2的纵向剖面视图;
[0067]图18为说明关于本发明的实施例6的存储电容器类型的SRAM的构造实例的电路图;
[0068]图19为说明关于本发明的实施例7的存储电容器类型的SRAM的构造实例的电路图;
[0069]图20为说明关于本发明的实施例8的存储电容器类型的SRAM的构造实例的电路图。
[0070]符号说明
[0071]1:半导体基板
[0072]IP:p-阱区
[0073]2、3、4、4,、5、6、7、8、10、20、B1、BIB:绝缘膜
[0074]11、12、21、22:电极膜
[0075]70:高介电膜
[0076]71、72:导电膜
[0077]81、82、83、84、85、86、87:导电通孔
[0078]91、92、93、94、TD:导电接点
[0079]BD、LD、TD:漏极区
[0080]BG、HG1、HG2、LG:栅极
[0081]BL、BL’:位线
[0082]BLG:泄漏栅极
[0083]BS、LS、RS、TS、TS1、TS3::源极区
[0084]C1、C2:电容器
[0085]HC、LC:通道区
[0086]HD、LDD:漏极
[0087]HG、TG:栅极区
[0088]HH:高介电区
[0089]HR1、HR2:高电阻元件
[0090]HS、LSS:源极
[0091]LB:子栅极
[0092]LBB:导电接点
[0093]LBO:薄埋入氧化物层
[0094]LP:P+杂质区
[0095]LT:背栅极控制端子
[0096]LW:讲接点
[0097]P1、P2:节点
[0098]Ql、Q101、Q102、Q103、Q104、Q1T、Q2、Q2T、Q3、Q3T、Q4、Q4T、Q5、Q6:M0S 晶体管
[0099]Q101T、Q102T:TFT 型 MOS 晶体管
[0100]Q105、Q106:存取 MOS 晶体管
[0101]Q1C、Q2C:电容器TFT型MOS晶体管
[0102]Q5、Q6:N-通道存取MOS晶体管
[0103]Q5L、Q6L:埋入栅极型MOS晶体管
[0104]Q5M、Q6M:主体泄漏型MOS晶体管
[0105]RG:嵌入式型栅极区
[0106]TC: TFT 型 P-通道区
[0107]TCN:N-通道区
[0108]TCP:P-通道区
[0109]WL:字符线
【具体实施方式】
[0110]现将详细参考本发明的优选实施例,其实例说明于随附的附图中。在任何有可能之处,在附图及描述中使用相同参考数字来指代相同或类似部分。
[0111]实施例1
[0112]图2是说明关于本发明的实施例1的存储电容器类型的SRAM的构造实例的电路图。图3是说明图2的存储电容器类型的SRAM的一部分的构造的纵向剖面视图。
[0113]参看图2,关于实施例1的存储电容器类型的SRAM包含形成闩锁的4个MOS晶体管Q1T、Q2T、Q3、Q4及均位于位线BL、BL’与字符线WL之间的2个N-通道存取MOS晶体管Q5、Q6。此处,MOS晶体管Q1T、Q2T是TFT型P-通道MOS晶体管且其他4个MOS晶体管Q3至Q6是嵌入式栅极型N-通道主体晶体管(例如,参考专利文献I)。在MOS晶体管的半导体层结构中,电流存储电容器类型的SRAM的特征在于:嵌入式栅极通过形成用于收纳栅电极的嵌入式及接着在其内部中形成栅电极而构成。
[0114]另外,参看图3,(例如)通过在电极膜11、12之间包夹由氧化铪(或氧化锆)构成的绝缘膜10而形成电容器Cl。(例如)通过在电极膜21、22之间包夹由氧化铪(或氧化锆)构成的绝缘膜20而形成电容器C2。
[0115]在图2中,位线BL经由存取MOS晶体管Q5的源极及漏极而连接至节点Pl。另外,位线BL’经由存取MOS晶体管Q6的源极及漏极而连接至节点P2。此外,字符线WL经连接至存取MOS晶体管Q5、Q6的每一栅极。节点Pl经由电容器Cl而连接至电源电压Vdd/2,且经连接至MOS晶体管Q1T、Q3的每一漏极及MOS晶体管Q2T、Q4的每一栅极。节点P2经由电容器C2而连接至电源电压Vdd/2,且经连接至MOS晶体管Q2T、Q4的每一漏极及MOS晶体管Q1T、Q3的每一栅极。MOS晶体管Q1T、Q2T的每一源极与电源电压Vdd连接且晶体管Q3、Q4的每一源极连接至接地。
[0116]在上文经构造的存储电容器类型的SRAM中,MOS晶体管Q1T、Q3形成第一反相器且MOS晶体管Q2T、Q4形成第二反相器。通过以环路形状在彼此相对的方向上并列连接第一反相器及第二反相器来形成用于保持在节点P1、P2之间反相的数据的I个位的闩锁。此处,例如,当MOS晶体管Q1T、Q4接通且MOS晶体管Q2T、Q3关闭时,高电平电压在节点Pl处引入且通过电容器Cl存储及保持,且低电平电压在节点P2处引入。存取MOS晶体管Q5根据字符线WL的电压选择性地在是否将节点Pl连接至位线BL之间切换。另外,存取MOS晶体管Q6根据字符线WL的电压选择性地在是否将节点P2连接至位线BL’之间切换。
[0117]位线BL通过电源电压Vdd预充电且通过电容器Cl及MOS晶体管Q1T、Q3或通过电容器C2以及MOS晶体管Q2T、Q4驱动并在O至Vdd(例如,IV)之间变化。字符线WL通过高电压Vpp驱动且在Vkk (例如,-0.5V)与Vpp (例如,2V)之间变化。以此方式,可达成在低电源电压下的高速操作。
[0118]在图3中,图2的存储电容器类型的SRAM形成于半导体基板I上层合的多个绝缘膜2至绝缘膜8上。分别通过半导体基板I中的漏极区RD、嵌入式型栅极区RG以及源极区RS来形成存取MOS晶体管Q5、Q6。MOS晶体管Q5的漏极区RD经由导电通孔83而连接至位线BL。MOS晶体管Q6的漏极区RD经由导电通孔86而连接至位线BL’。另外,MOS晶体管Q5的嵌入式型栅极区RG经连接至形成栅电极的导电接点93。MOS晶体管Q6的嵌入式型栅极区RG经连接至形成的导电接点94。此外,MOS晶体管Q5的源极区RS经由导电通孔84与MOS晶体管Ql的导电接点DB连接。MOS晶体管Q6的源极区RS经由导电通孔85与MOS晶体管Q2的导电接点DB连接。
[0119]MOS晶体管Ql包含在绝缘膜4’的层中形成的导电接点DB、源极区TS、TFT型P-通道区TC,及在绝缘膜4的层中邻接形成的漏极区TD,以及在绝缘膜5的层中形成的栅极区TG,以便形成垂直类型的TFT型MOS晶体管Ql。MOS晶体管Ql的栅极区TG经由绝缘膜6的层中形成的导电通孔81而连接至导电接点91,且导电节点91与电容器Cl的电极膜11连接。另外,MOS晶体管Q2包含在绝缘膜4’的层中形成的导电接点DB、源极区TS、TFT型P-通道区TC,及在绝缘膜4的层中邻接形成的漏极区TD,以及在绝缘膜5的层中形成的栅极区TG,以便形成垂直类型的TFT型MOS晶体管Q2。MOS晶体管Q2的栅极区TG经由绝缘膜6的层中形成的导电通孔82而连接至导电接点92,且导电节点92与电容器C2的电极膜21连接。
[0120]图2中的MOS晶体管Ql、Q2通过垂直类型的TFT型MOS晶体管形成,但其不应理解为对本发明的限制。栅极区TG、源极区TS以及漏极区TD可在水平方向上邻接形成以便形成普通水平类型的TFT型P-通道MOS晶体管。
[0121]与实施例1相关的以上构造的存储电容器类型的SRAM包含2个TFT型P-通道MOS晶体管Q1T、Q2T、4个嵌入式栅极型MOS晶体管Q3至Q6以及2个电容器C1、C2,以使得存储电容器类型的SRAM可使用先进制作工艺形成,且与现有技术领域相比,可达成在低电源电压下的高速操作。
[0122]实施例2
[0123]图4是说明关于本发明的实施例2的存储电容器类型的SRAM的构造实例的电路图。图5是说明图4的存储电容器类型的SRAM的构造的一部分的纵向剖面视图。
[0124]比较关于图4中的实施例2的存储电容器类型的SRAM与关于图2中的实施例1的存储电容器类型的SRAM,差异描述如下。
[0125](I)包含TFT型N-通道MOS晶体管Q3T、Q4T以分别代替图2的主体MOS晶体管Q3、Q40
[0126](2)通过具有图5的同一栅极区TG的垂直类型的整合式TFT型MOS晶体管Q1T、Q3T来形成TFT型MOS晶体管Q1T、Q3T。
[0127](3)通过具有图5的同一栅极区TG的垂直类型的整合式TFT型MOS晶体管Q2T、Q4T来形成TFT型MOS晶体管Q2T、Q4T。
[0128]在图5中,MOS晶体管Q1T、Q3T形成第一反相器,且MOS晶体管Q2T、Q4T形成第二反相器。存取MOS晶体管Q5、Q6包含分别在半导体基板I处邻接形成的漏极区BD、埋入型栅极区BG及源极区BS,以便形成埋入栅极型MOS晶体管(例如,参考专利文献6)。另外,用于埋入的绝缘膜BI形成于每一栅极区BG上。MOS晶体管Q5的源极区BS经由绝缘层2、3处形成的导电通孔84而连接至MOS晶体管Q1T、Q3T的导电接点TD。此外,MOS晶体管Q6的源极区BS经由绝缘层2、3处形成的导电通孔85而连接至MOS晶体管Q2T、Q4T的导电接点TD0
[0129]MOS 晶体管 Q1T、Q3T 包含
[0130](I)在绝缘膜5的层中邻接形成的N-通道区TCN、栅极区TG以及P-通道区TCP,
[0131](2)在绝缘膜6的层中邻接形成的MOS晶体管QlT的源极区TSUMOS晶体管Q1T、Q3T的同一栅极区TG以及MOS晶体管Q3T的源极区TS3,
[0132]以便形成具有I个同一栅极区TG的垂直类型的整合TFT型MOS晶体管Q1T、Q3T。此处,MOS晶体管QlT是P-通道MOS晶体管且MOS晶体管Q3T是N-通道MOS晶体管。
[0133]MOS 晶体管 Q2T、Q4T 包含
[0134](I)在绝缘膜5的层中邻接形成的N-通道区TCN、栅极区TG以及P-通道区TCP,
[0135](2)在绝缘膜6的层中邻接形成的MOS晶体管Q2T的源极区TS2、M0S晶体管Q2T、Q4T的同一栅极区TG以及MOS晶体管Q4T的源极区TS4,
[0136]以便形成具有I个同一栅极区TG的垂直类型的整合TFT型MOS晶体管Q2T、Q4T。此处,MOS晶体管Q2T是P-通道MOS晶体管且MOS晶体管Q4T是N-通道MOS晶体管。
[0137]此外,MOS晶体管Q1T、Q3T的栅极区TG经由导电通孔81而连接至电容器Cl的电极膜11。MOS晶体管Q1T、Q3T的栅极区TG经由其导电接点TD、导电通孔87以及导电接点92而连接至MOS晶体管Q2T、Q4T的栅极区及电容器C2的电极膜21。
[0138]此外,在图5中,类似于实施例1,(例如)通过在电极膜11、12之间包夹由氧化铪(或氧化锆)构成的绝缘膜10而形成电容器Cl。类似于实施例1,(例如)通过在电极膜2U22之间包夹由氧化铪(或氧化锆)构成的绝缘膜20而形成电容器C2。
[0139]在与实施例2相关的以上构造的存储电容器类型的SRAM中,每一对具有同一栅极区TG,且包含2对垂直类型的整合TFT型MOS晶体管Q1T、Q3T ;Q2T、Q4T ;2个埋入栅极型存取MOS晶体管Q5、Q6以及2个电容器Cl、C2,使得与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的SRAM。
[0140]实施例3
[0141]图6是说明关于本发明的实施例3的存储电容器类型的SRAM的构造实例的电路图。图7是说明用于图6的存储电容器类型的SRAM中的绝缘体上硅(silicon oninsulator ;S0I)类型的存取MOS晶体管Q5L、Q6L的构造的纵向剖面视图。
[0142]比较关于图6中的实施例3的存储电容器类型的SRAM与关于图2中的实施例1的存储电容器类型的SRAM,如下描述差异。
[0143](I)包含具有背栅极控制端子LT的主体泄漏型MOS晶体管Q5L以代替存取MOS晶体管Q5。
[0144](2)包含电容器C3以代替MOS晶体管Q3,其中电容器C3的一端经连接至节点P2且电容器C3的另一端经连接至泄漏型MOS晶体管Q5L的背栅极控制端子LT。
[0145](3)包含具有背栅极控制端子LT的主体泄漏型MOS晶体管Q6L以代替存取MOS晶体管Q6。
[0146](4)包含电容器C4以代替MOS晶体管Q4,其中电容器C4的一端经连接至节点Pl且电容器C4的另一端经连接至泄漏型MOS晶体管Q6L的背栅极控制端子LT。
[0147]在图7中,泄漏型MOS晶体管Q5L、Q6L包含
[0148](I)在半导体基板I处邻接形成的源极区LS、通道区LC以及漏极区LD,
[0149](2)形成于通道区LC上的栅极LG,
[0150]以便形成具有浅沟槽隔离(Shallow Trench Isolat1n ;STI)结构的绝缘体上娃(Silicon On Insulator ;S0I)型MOS晶体管(例如,参考非专利文献3)。此处,穿过薄埋入氧化物层LBO在源极区LS、通道区LC以及漏极区LD的半导体基板I中的下侧处形成P+杂质区LP。P+杂质区LP经由阱接点LW连接至背栅极控制端子LT。
[0151]此处,SOI是一种增强CMOS LSI的高速特性及低功率消耗的技术。现有集成电路上的M0SFETS使用PN接面的反向偏压形成元件之间的隔离,但在寄生二极管与基板之间产生杂散电容,使得出现延迟信号及至基板的电流泄漏。为了减少杂散电容,绝缘层可形成在MOSFET的通道下方,以便减小杂散电容。此外,STI是一种用于隔离元件的方法,其中通过各向异性蚀刻在Si表面上形成凹槽,且在其中埋入诸如氧化物层的绝缘膜,且接着执行平坦化以隔离元件。STI具有由于凹槽的侧表面可变陡而使元件隔离区变窄的作用。
[0152]此外,类似于实施例1,TFT型MOS晶体管Q1T、Q2T可形成为垂直类型的TFT型MOS晶体管或可形成为普通水平类型的TFT型MOS晶体管。
[0153]在与实施例3相关的以上构造的存储电容器类型的SRAM中,(例如)在MOS晶体管QlT接通且MOS晶体管Q2T关闭时,节点Pl的高电平电压可经由电容器C4施加至具有SOI结构的存取MOS晶体管Q6L的背栅极控制端子LT,且节点P2的低电平电压可经由电容器C3施加至具有SOI结构的存取MOS晶体管Q5L的背栅极控制端子LT,且通过在待用期间保持位线BL在接地电压下,与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的SRAM。
[0154]实施例4
[0155]图8是说明关于本发明的实施例4的存储电容器类型的SRAM的构造实例的电路图。比较关于图8中的实施例4的存储电容器类型的SRAM与关于图2中的实施例1的存储电容器类型的SRAM,如下描述差异。
[0156](I)包含具有子栅极LB的主体泄漏型MOS晶体管Q5M以代替存取MOS晶体管Q5。
[0157](2)节点P2连接至代替MOS晶体管Q3的泄漏型MOS晶体管Q5M的子栅极LB。
[0158](3)包含具有子栅极LB的主体泄漏型MOS晶体管Q6M以代替存取MOS晶体管Q6。
[0159](4)节点Pl连接至代替MOS晶体管Q4的泄漏型MOS晶体管Q6M的子栅极LB。
[0160]此外,类似于实施例1,TFT型MOS晶体管Q1T、Q2T可形成为垂直类型的TFT型MOS晶体管或形成为普通水平类型的TFT型MOS晶体管。另外,在图8中,(例如)通过在电极膜11、12之间包夹由氧化铪(或氧化锆)构成的绝缘膜10而形成电容器Cl。(例如)通过在金属膜21、22之间包夹由氧化铪(或氧化锆)构成的绝缘膜20而形成电容器C2。
[0161]下文将描述图8的存取MOS晶体管Q5M、Q6M的各种构造实例。
[0162]图9A是沿着图9B的线A_A’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例I的纵向剖面视图。图9B是图9A的存取MOS晶体管Q5M、Q6M的俯视图。参看图9A及图9B,在存取MOS晶体管Q5M、Q6M中,N+漏极区LD及N+源极区LS形成在栅极LG的正下方,且分别在形成于半导体基板I中的P-阱区IP中在所述N+漏极区LD与所述N+源极区LS之间包夹通道区。漏极LDD形成于N+漏极区LD上并连接至位线BL,且源极LSS形成于N+源极区LS上。此外,子栅极LB形成于栅极LG的侧表面的漏极侧处,以便包含且延伸越过源极区LS,以形成具有特殊栅极结构(例如,参考专利文献7)的泄漏型MOS晶体管Q5M、Q6M,所述特殊栅极结构是所谓的金属_氧化物_氮化物_氧化物-半导体(Metal-Oxide-Nitride-Oxide-Semiconductor ;F_M0N0S)结构。另外,在图9B且其后的附图中,LBB是子栅极LB的导电接点。
[0163]图1OA是沿着图1OB的线B_B’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例2的纵向剖面视图。图1OB是图1OA的存取MOS晶体管Q5M、Q6M的俯视图。比较图1OA及图1OB中的存取MOS晶体管Q5M、Q6M与图9A及图9B中的存取MOS晶体管Q5M、Q6M,子栅极LB形成于栅极LG的侧表面的漏极侧处,以便包含但不延伸越过源极区LS,以形成具有特殊栅极结构(例如,参考专利文献7)的泄漏型MOS晶体管Q5M、Q6M,所述特殊栅极结构是所谓的F-MONOS结构。其他特征与图9A及图9B —样。
[0164]图1lA是沿着图1lB的线C_C’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例3的纵向剖面视图。图1lB是图1lA的存取MOS晶体管Q5M、Q6M的俯视图。比较图1lA及图1lB中的存取MOS晶体管Q5M、Q6M与图9A及图9B中的存取MOS晶体管Q5M、Q6M,子栅极LB形成于栅极LG的侧表面的漏极侧处,以形成具有特殊栅极结构(例如,参考专利文献4)的泄漏型MOS晶体管Q5M、Q6M,所述特殊栅极结构是所谓的金属_氧化物_氮化物_氧化物_半导体(Metal-Oxide-Nitride-Oxide-Semiconductor ;F-M0N0S)结构。其他特征与图9A及图9B或图1OA及图1OB相同。
[0165]图12A是沿着图1OB的线D_D’说明用于图8的存储电容器类型的SRAM中的存取MOS晶体管Q5M、Q6M的构造实例4的纵向剖面视图。图12B是图12A的存取MOS晶体管Q5M、Q6M的俯视图。比较图12A及图12B中的存取MOS晶体管Q5M、Q6M与图9A及图9B中或图1OA及图1OB中的存取MOS晶体管Q5M、Q6M,子栅极LB经形成延伸,以使得宽度自栅极LG的上侧变至栅极LG中变窄,以形成具有特殊栅极结构(例如,参考专利文献8)的泄漏型MOS晶体管Q5M、Q6M,所述特殊栅极结构是在所谓超SRAM中使用的结构。其他特征与图9A及图9B或图1OA及图1OB相同。
[0166]在与实施例4相关的以上构造的存储电容器类型的SRAM中,(例如)在MOS晶体管QlT接通且MOS晶体管Q2T关闭时,节点Pl的高电平电压可经施加至存取MOS晶体管Q6M的子栅极LB,且节点P2的低电平电压可经施加至存取MOS晶体管Q5M的子栅极LB,且在待用期间保持位线BL在接地电压下。另外,存取MOS晶体管Q5M、Q6M包含MONOS结构(图9A至图10B),或使子栅极LB自栅极LG的上侧延伸至栅极LG中的特殊栅极结构(图1lA及图11B)。以此方式,存取MOS晶体管Q5M、Q6M具有泄漏功能,且所述泄漏功能通过闩锁的节点P1、P2保持的存储器层级判定。因此,与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的SRAM。
[0167]实施例5
[0168]图13是说明关于本发明的实施例5的存储电容器类型的SRAM的构造实例的电路图。比较关于图13中的实施例5的存储电容器类型的SRAM与关于图6中的实施例3的存储电容器类型的SRAM,如下描述差异。
[0169](I)包含使TFT型MOS晶体管QlT与电容器Cl 一体形成的电容器TFT型MOS晶体管QlC以代替TFT型MOS晶体管Q1T。此处,与TFT型MOS晶体管QlC —体形成的电容器对应于以上提及的电容器Cl。
[0170](2)包含具有使TFT型MOS晶体管Q2T与电容器C2 —体形成的电容器TFT型MOS晶体管Q2C以代替TFT型MOS晶体管Q2T。此处,与TFT型MOS晶体管Q2C —体形成的电容器对应于以上提及的电容器C2。
[0171]此外,存取MOS晶体管Q5L、Q6L包含SOI结构且包含背栅极控制端子LT。
[0172]图14是说明TFT型MOS晶体管QIC、Q2C的构造实例I的纵向剖面视图,所述晶体管具有适合用于图13的存储电容器类型的SRAM的大容量电容器。应注意,图14是示意图,且自说明省去绝缘膜2的下侧的半导体基板I等等。在图14的绝缘膜2、3的层中,形成漏极HD,其由具有P+杂质区的半导体材料形成。绝缘膜4的层包含:
[0173](I)由导电膜形成的栅极HG1,
[0174](2)由所定的半导体材料形成的通道区HC,
[0175](3)具有所定的宽度并由导电膜形成的栅极HG2,
[0176](4)由以上提及的半导体材料形成的通道区HC,
[0177](5)由导电膜形成的栅极HG1,
[0178]以上各者邻接形成。此处,通道区HC包夹在源极HS与漏极HD之间以便形成垂直类型的TFT型MOS晶体管QIC、Q2C且一体形成以上提及的电容器。
[0179]图15A是说明TFT型MOS晶体管QIC、Q2C的构造实例2的纵向剖面视图,所述晶体管具有适合用于图13的存储电容器类型的SRAM的大容量电容器。图15B是说明具有图15A的大电容式电容器的TFT型MOS晶体管Q1C、Q2C的基本构造的纵向剖面视图。应注意,图15A及图15B是示意图,且自图15A中的说明省去绝缘膜2的下侧的半导体基板I等等。在图15B的基本构造中,高电容式电容器可通过在垂直方向上在设置于其外侧上的导电膜72与设置于其内侧上的导电膜71之间包夹具有向后折迭形状的高介电膜70而形成。
[0180]在图15A的绝缘膜2、3的层中,形成漏极HD。另外,通道区HC、高介电区HH、栅极区HG、高介电区HH、栅极区HG、通道区HC在绝缘膜4、5的层中邻接形成。此处,通过在通道区HC与栅极区HG之间包夹高介电区HH而达成高电容式电容器。此外,在绝缘膜7、8的层中,形成源极区HS。通过在源级区HS与漏极HD之间包夹栅极区HG的水平侧的通道区HC而形成垂直类型的TFT型MOS晶体管Q1C、Q2C且所述晶体管一体形成以上提及的高电容式电容器。此处,可通过在垂直方向上增加通道区HC的长度来增加电容器的电容。
[0181]图16是说明图13的存储电容器类型的SRAM的一部分的构造实例I的纵向剖面视图。图16的半导体基板I包含源极区BS、栅极区BG以及漏极区BD以便形成具有泄漏功能的埋入栅极型MOS晶体管Q5L。此处,栅极BG形成在绝缘膜BI的正下方,所述绝缘膜BI位于半导体基板I的主表面正下方,且泄漏栅极BLG经形成以在厚度方向上自半导体基板I的主表面的上侧且穿过(例如)诸如ONO的绝缘膜BIB而穿透绝缘膜BI的中心部分及栅极BG。漏极区BD经由导电通孔83连接至位线BL。源极区BS经由导电通孔84连接至TFT型MOS晶体管QlC的漏极区HD。此外,具有图14或图15A的垂直类型的一体形成的电容器TFT型P-通道MOS晶体管QlC类似地形成于绝缘膜4至绝缘膜7的层中。另外,具有泄漏功能的埋入栅极型MOS晶体管Q6L与图16的MOS晶体管Q5L类似地形成。此外,具有图14或图15A的垂直类型的一体形成的电容器TFT型P-通道MOS晶体管Q2C与图16的MOS晶体管QlC类似地形成。
[0182]图17是说明图13的存储电容器类型的SRAM的一部分的构造实例2的纵向剖面视图。比较图17的结构与图16的结构,具有泄漏功能的埋入栅极型MOS晶体管Q5L的泄漏栅极BLG结构仅是不同的。在图17中,泄漏栅极BLG经形成以在厚度方向上沿绝缘膜BI的侧表面及栅极BG且穿过(例如)诸如ONO的绝缘膜BIB而自半导体基板I的主表面的上侧延伸。另外,类似地形成具有泄漏功能的埋入栅极型MOS晶体管Q6L。
[0183]在与实施例5相关的以上构造的存储电容器类型的SRAM中,(例如)在MOS晶体管QIC接通且MOS晶体管Q2C关闭时,节点Pl的高电平电压可经施加至具有SOI结构的存取MOS晶体管Q6L的背栅极控制端子LT,且节点P2的低电平电压可经施加至具有SOI结构的存取MOS晶体管Q5L的子栅极LB,且在待用期间保持位线BL在接地电压下。此处,MOS晶体管QIC、Q2C是垂直类型的一体形成的电容器TFT型MOS晶体管,且与现有技术领域相比,可达成具有高数据保持能力及显著较小存储器大小的存储电容器类型的SRAM。
[0184]实施例6
[0185]图18是说明关于本发明的实施例6的存储电容器类型的SRAM的构造实例的电路图。比较关于图18中的实施例6的存储电容器类型的SRAM与关于图4中的实施例2的存储电容器类型的SRAM,如下描述差异。
[0186](I)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管QlC以代替MOS晶体管QlT及电容器Cl。
[0187](2)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管Q2C以代替MOS晶体管Q2T及电容器C2。
[0188]以上构造的存储电容器类型的SRAM通过2个主体存取MOS晶体管Q5、Q6形成,且闩锁通过垂直类型的一体形成的电容器TFT型MOS晶体管QIC、Q2C形成。以此方式,与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的 SRAM0
[0189]实施例7
[0190]图19是说明关于本发明的实施例7的存储电容器类型的SRAM的构造实例的电路图。比较关于图19中的实施例7的存储电容器类型的SRAM与关于图8中的实施例4的存储电容器类型的SRAM,如下描述差异。
[0191](I)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管QlC以代替MOS晶体管Q1T、Q3T及电容器Cl。
[0192](2)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管Q2C以代替MOS晶体管Q2T、Q4T及电容器C2。
[0193]以上构造的存储电容器类型的SRAM分别通过具有子栅极LB的泄漏功能的2个主体存取MOS晶体管Q5M、Q6M形成,且闩锁通过垂直类型的一体形成的电容器TFT型MOS晶体管Q1C、Q2C形成。在MOS晶体管QlC接通且MOS晶体管Q2C关闭时,节点Pl的高电平电压可经施加至具有泄漏功能的存取MOS晶体管Q6M的子栅极LB,且节点P2的低电平电压可经施加至具有泄漏功能的存取MOS晶体管Q5M的子栅极LB,且在待用期间保持位线BL在接地电压下。以此方式,与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的SRAM。
[0194]实施例8
[0195]图20是说明关于本发明的实施例8的存储电容器类型的SRAM的构造实例的电路图。比较关于图20中的实施例8的存储电容器类型的SRAM与关于图4中的实施例2的存储电容器类型的SRAM,如下描述差异。
[0196](I)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管QlC以代替MOS晶体管Q1T、Q3T及电容器Cl。
[0197](2)包含关于实施例5的垂直类型的一体形成的电容器TFT型MOS晶体管Q2C以代替MOS晶体管Q2T、Q4T及电容器C2。
[0198]在本实施例中,与实施例6及7相比,当存取MOS晶体管、Q6的泄漏电流相较于TFT型MOS晶体管Q1T、Q2T较小时,可移除具有泄漏功能的MOS晶体管且可使用典型主体MOS晶体管Q5、Q6。
[0199]在以上构造的存储电容器类型的SRAM中,(例如)在MOS晶体管QlC接通且MOS晶体管Q2C关闭时,晶体管Q2C发送相对较少的截止电流,节点Pl的高电平电压经施加至存取MOS晶体管Q6的源极,且节点P2的低电平电压经施加至存取MOS晶体管Q5的源极,且在待用期间保持位线BL在接地电压下。以此方式,闩锁通过垂直类型的一体形成的电容器TFT型MOS Q1C、Q2C形成,且不使用具有泄漏功能的存取MOS晶体管。以此方式,与现有技术领域相比,可达成具有高数据保持能力及显著较小的存储器大小的存储电容器类型的SRAM。
[0200]与现有技术领域相比,本发明提供具有较小存储器大小及较低存储器成本的半导体存储器装置,且防止软性误差及闭锁,降低待用电流并达成较低电压动作。
【主权项】
1.一种半导体存储器装置,其为电容器存储器类型,包括: 2个TFT型P-通道MOS晶体管及2个主体N-通道MOS晶体管,构成用于保持在第一节点与第二节点之间反相的数据的闩锁; 第一主体存取MOS晶体管,根据字符线的电压切换所述第一节点以连接至或不连接至第一位线; 第二主体存取MOS晶体管,根据所述字符线的所述电压切换所述第二节点以连接至或不连接至第二位线; 第一电容器,设置于所述第一节点与电源电压之间;以及 第二电容器,设置于所述第二节点与所述电源电压之间, 其中所述2个主体MOS晶体管、所述第一存取MOS晶体管以及所述第二存取MOS晶体管包括嵌入式栅极型MOS晶体管。2.一种半导体存储器装置,其为电容器存储器类型,包括: 2个TFT型P-通道MOS晶体管及2个TFT型N-通道MOS晶体管,构成用于保持在第一节点与第二节点之间反相的数据的闩锁; 第一主体存取MOS晶体管,根据字符线的电压切换所述第一节点以连接至或不连接至第一位线; 第二主体存取MOS晶体管,根据所述字符线的所述电压切换所述第二节点以连接至或不连接至第二位线; 第一电容器,设置于所述第一节点与电源电压之间;以及 第二电容器,设置于所述第二节点与所述电源电压之间, 其中所述4个TFT型MOS晶体管分别是垂直型的TFT型MOS晶体管,且包含第一 P-通道MOS晶体管、第二 P-通道MOS晶体管、第一 N-通道MOS晶体管以及第二 N-通道MOS晶体管,其中所述第一 P-通道MOS晶体管与所述第一 N-通道MOS晶体管具有同一栅极并形成第一反相器,且所述第二 P-通道MOS晶体管与所述第二 N-通道MOS晶体管具有同一栅极并形成第二反相器。3.一种半导体存储器装置,其为电容器存储器类型,包括: 2个TFT型P-通道MOS晶体管,用于保持在第一节点与第二节点之间反相的数据;第一主体存取MOS晶体管,根据字符线的电压切换所述第一节点以连接至或不连接至第一位线; 第二主体存取MOS晶体管,根据所述字符线的所述电压切换所述第二节点以连接至或不连接至第二位线; 第一电容器,设置于所述第一节点与电源电压之间;以及 第二电容器,设置于所述第二节点与所述电源电压之间, 其中所述第一存取MOS晶体管及所述第二存取MOS晶体管具有泄漏功能,其中根据所述第二节点的电压通过所述泄漏功能控制所述第一存取MOS晶体管且根据所述第一节点的电压通过所述泄漏功能控制所述第二存取MOS晶体管。4.如权利要求3所述的半导体存储器装置,其中所述第一存取MOS晶体管及所述第二存取MOS晶体管具有SOI结构并分别具有背栅极控制端子,且还包含: 第三电容器,设置于所述第二节点与所述第一存取MOS晶体管的所述背栅极控制端子之间, 第四电容器,设置于所述第一节点与所述第二存取MOS晶体管的所述背栅极控制端子之间。5.如权利要求3所述的半导体存储器装置,其中 所述第一存取MOS晶体管及所述第二存取MOS晶体管具有金属-氧化物-氮化物-氧化物-半导体结构或栅极结构, 所述第一存取MOS晶体管及所述第二存取MOS晶体管分别具有子栅极, 所述第二节点连接至所述第一存取MOS晶体管的所述子栅极,以及 所述第一节点连接至所述第二存取MOS晶体管的所述子栅极。6.如权利要求1所述的半导体存储器装置,其中所述第一电容器及所述第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。7.如权利要求2所述的半导体存储器装置,其中所述第一电容器及所述第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。8.如权利要求3所述的半导体存储器装置,其中所述第一电容器及所述第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。9.如权利要求4所述的半导体存储器装置,其中所述第一电容器及所述第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。10.如权利要求5所述的半导体存储器装置,其中所述第一电容器及所述第二电容器通过在一对金属膜之间包夹氧化铪膜或氧化锆膜而形成。11.一种半导体存储器装置,其为电容器存储器类型,包括: 第一 TFT型P-通道MOS晶体管及第二 TFT型P-通道MOS晶体管,用于保持在第一节点与第二节点之间反相的数据; 第一主体存取MOS晶体管,根据字符线的电压切换所述第一节点以连接至或不连接至第一位线; 第二主体存取MOS晶体管,根据所述字符线的所述电压切换所述第二节点以连接至或不连接至第二位线; 其中所述第一 TFT型P-通道MOS晶体管包含设置于所述第一节点与电源电压之间的一体形成的第一电容器;以及 所述第二 TFT型P-通道MOS晶体管包含设置于所述第二节点与所述电源电压之间的一体形成的第二电容器。12.如权利要求11所述的半导体存储器装置,其中 所述第一存取MOS晶体管及第二存取MOS晶体管具有泄漏功能, 根据所述第二节点的电压通过所述泄漏功能控制所述第一存取MOS晶体管且根据所述第一节点的电压通过所述泄漏功能控制所述第二存取MOS晶体管。13.如权利要求12所述的半导体存储器装置,其中所述第一存取MOS晶体管及第二存取MOS晶体管具有SOI结构并分别具有背栅极控制端子,且还包含: 第三电容器,设置于所述第二节点与所述第一存取MOS晶体管的所述背栅极控制端子之间, 第四电容器,设置于所述第一节点与所述第二存取MOS晶体管的所述背栅极控制端子之间。14.如权利要求12所述的半导体存储器装置,其中 所述第一存取MOS晶体管及所述第二存取MOS晶体管具有金属-氧化物-氮化物-氧化物-半导体结构或栅极结构; 所述第一存取MOS晶体管及所述第二存取MOS晶体管分别具有子栅极; 所述第二节点连接至所述第一存取MOS晶体管的所述子栅极;以及 所述第一节点连接至所述第二存取MOS晶体管的所述子栅极。
【文档编号】H01L27/11GK106024789SQ201510869983
【公开日】2016年10月12日
【申请日】2015年12月2日
【发明人】木原雄治
【申请人】力晶科技股份有限公司