沟槽栅功率mosfet结构及其制造方法
【专利摘要】本发明公开了一种沟槽栅功率MOSFET，导通区中包括：表面形成有外延层的半导体衬底，由阱区组成的沟道区，漂移区由沟道区底部的外延层组成；在漂移区中形成有由外延层围成呈封闭式结构的第一沟槽，在第一沟槽中填充有多晶硅埋层，在多晶硅埋层和第一沟槽的侧面、底部和顶部的外延层之间隔离有隔离介质层；导通区中的各第一沟槽和各第一沟槽之间的外延层呈交替排列的结构，在器件反向偏置时各多晶硅埋层对外延层进行横向耗尽从而降低沟道区和漂移区的PN结的电场斜率，提高器件的反向击穿耐压并降低导通电阻。本发明还公开了一种沟槽栅功率MOSFET的制造方法。本发明能大幅度提高击穿电压并同时降低导通电阻。
【专利说明】
沟槽栅功率MOSFET结构及其制造方法
技术领域
[0001 ]本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率MOSFET结构。本发明还涉及一种沟槽栅功率MOSFET的制造方法。
【背景技术】
[0002]如图1所示，是现有沟槽栅功率MOSFET结构示意图；器件结构包括:半导体衬底如娃衬底101，形成于半导体衬底101表面的外延层102，沟槽栅的沟槽形成于外延层102中，在沟槽的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。器件包括导通区和位于导通区外侧的栅极引出区，导通区和栅极引出区的沟槽相连通，各沟槽中的多晶硅栅104也互相连接在一起，其中在图1中特意将栅极引出区中的多晶硅栅用标记104a标出。
[0003]体区105形成于外延层102的表面，体区105—般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。
[0004]源区106形成于导通区中的体区105表面，且在导通区中源区106是采用普注形成的。
[0005]层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。可以看出，栅极通过接触孔108和底部的多晶娃栅104a连接，并能通过多晶娃栅104a连接位于导通区中的各多晶硅栅104。
[0006]源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部需要穿过所述源区106和体区105实现连接，且在该接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。
[0007]在半导体衬底101背面形成有漏区，在漏区的背面形成有背面金属层并引出漏极。体区105底部的外延层102组成漂移区。
[0008]沟槽栅功率MOSFET的导通电阻由表面金属即正面金属层110及其接触电阻，体区105的沟道电阻，源区106的电阻，漂移区电阻，漏区及背面接触电阻等几部分构成。为使沟槽栅功率MOSFET具有足够高的击穿电压，漂移区通常采用轻掺杂的外延层102，故漂移区电阻在整个MOSFET导通电阻中占有很大比重。如果能在保证器件击穿电压的前提下降低漂移区电阻，则能大幅度提升器件性能。
【发明内容】
[0009]本发明所要解决的技术问题是提供一种沟槽栅功率M0SFET，能大幅度提高击穿电压并同时降低导通电阻。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
[0010]为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，所述沟槽栅功率MOSFET的导通区中包括:
[0011]第一导电类型的半导体衬底，在所述半导体衬底表面形成有第一导电类型的外延层。
[0012]沟道区，由形成于所述外延层表面的第二导电类型的阱区组成。
[0013]漂移区由所述沟道区底部的所述外延层组成。
[0014]在所述漂移区中形成有第一沟槽，所述第一沟槽呈由所述外延层围成的封闭式结构，在所述第一沟槽中填充有多晶硅埋层，在所述多晶硅埋层和所述第一沟槽的侧面、底部和顶部的所述外延层之间隔离有隔离介质层。
[0015]所述导通区中的各所述第一沟槽和各所述第一沟槽之间的所述外延层呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层用于对所述外延层进行横向耗尽从而能降低所述沟道区和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。
[0016]进一步的改进是，所述导通区中各所述元胞的栅极结构包括:
[0017]第二沟槽，所述第二沟槽穿过所述沟道区。
[0018]在所述第二沟槽的底部表面形成有底部介质层，在所述第二沟槽的侧面形成有栅介质层。
[0019]多晶硅填充于形成有所述底部介质层和所述栅介质层的所述第二沟槽中并组成多晶硅栅。
[0020]进一步的改进是，所述半导体衬底为硅衬底，所述外延层为硅外延层。
[0021]进一步的改进是，所述隔离介质层为场氧化层。
[0022]进一步的改进是，所述底部介质层和所述栅介质层都为氧化层。
[0023]进一步的改进是，通过匹配所述第一沟槽的间距、所述第一沟槽侧面的所述隔离介质层的厚度以及所述外延层的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层对各所述第一沟槽间的所述外延层完全耗尽。
[0024]进一步的改进是，所述导通区中各所述元胞还包括:
[0025]源区，由形成于所述阱区表面的第一导电类型的重掺杂区组成。
[0026]层间膜、接触孔和正面金属层，由所述正面金属层图形化形成源极和栅极;所述源极通过接触孔和所述源区接触，所述栅极通过接触孔和所述多晶硅栅接触。
[0027]漏区，由形成于所述半导体衬底背面的第一导电类型的重掺杂区组成，在所述漏区的背面形成有背面金属层并作为漏极。
[0028]进一步的改进是，在和所述源区相接触的接触孔的底部形成有第二导电类型的重掺杂的阱区接触区。
[0029]进一步的改进是，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型;或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0030]为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法中的沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，沟槽栅功率MOSFET的导通区中的结构的形成步骤包括:
[0031]步骤一、提供具有第一导电类型的半导体衬底，在所述半导体衬底表面形成有第一导电类型的外延层。
[0032]步骤二、在所述外延层中形成呈由所述外延层围成的封闭式结构的第一沟槽，在所述第一沟槽中填充有多晶硅埋层，在所述多晶硅埋层和所述第一沟槽的侧面、底部和顶部的所述外延层之间隔离有隔离介质层。
[0033]步骤三、在所述外延层表面形成第二导电类型的阱区并由所述阱区组成沟道区，漂移区由所述沟道区底部的所述外延层组成，所述第一沟槽位于所述漂移区中。
[0034]所述导通区中的各所述第一沟槽和各所述第一沟槽之间的所述外延层呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层用于对所述外延层进行横向耗尽从而能降低所述沟道区和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。
[0035]进一步的改进是，步骤二中包括如下分步骤形成具有封闭式结构的所述第一沟槽:
[0036]步骤21、在所述外延层表面形成硬质掩模层;采用光刻工艺定义出第一沟槽的形成区域;依次对所述第一沟槽的形成区域的所述硬质掩模层和所述外延层进行刻蚀形成顶部开口的所述第一沟槽。
[0037]步骤22、在所述第一沟槽的侧面和底部表面形成隔离介质层。
[0038]步骤23、进行多晶硅淀积将形成有所述隔离介质层的所述第一沟槽完全填充。
[0039]步骤24、依次对所述第一沟槽中的多晶硅和所述隔离介质层进行回刻，该回刻工艺将位于封闭式结构的所述第一沟槽的顶部的多晶硅和所述隔离介质层都去除并由回刻后的多晶硅组成所述多晶硅埋层。
[0040]步骤25、在所述多晶硅埋层顶部形成封闭式结构的所述第一沟槽的顶部的隔离介质层。
[0041]步骤26、进行外延生长在所述第一沟槽顶部中填充外延层，该填充的外延层和所述第一沟槽外的外延层形成一个整体，外延层填充后使所述第一沟槽呈封闭式结构。
[0042]进一步的改进是，还包括如下形成所述导通区中各所述元胞的栅极结构的步骤:
[0043]步骤四、形成第二沟槽，所述第二沟槽穿过所述沟道区。
[0044]步骤五、在所述第二沟槽的底部表面形成底部介质层，在所述第二沟槽的侧面形成栅介质层。
[0045]步骤六、进行多晶硅淀积将形成有所述底部介质层和所述栅介质层的所述第二沟槽完全填充并由填充于所述第二沟槽中的多晶硅组成多晶硅栅。
[0046]上述形成所述元胞的栅极结构的步骤四至六位于形成步骤三的形成所述阱区之前或之后。
[0047]进一步的改进是，所述半导体衬底为硅衬底，所述外延层为硅外延层。
[0048]进一步的改进是，所述隔离介质层为场氧化层。
[0049]进一步的改进是，所述底部介质层和所述栅介质层都为氧化层。
[0050]进一步的改进是，通过匹配所述第一沟槽的间距、所述第一沟槽侧面的所述隔离介质层的厚度以及所述外延层的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层对各所述第一沟槽间的所述外延层完全耗尽。
[0051]进一步的改进是，所述导通区中各所述元胞还包括:
[0052]步骤七、进行第一导电类型的重掺杂的源注入在所述阱区表面形成源区。
[0053]步骤八、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区，所述栅极通过接触孔和所述多晶硅栅接触。
[0054]步骤九、对所述硅衬底背面进行减薄并形成第一导电类型的重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
[0055]进一步的改进是，步骤八中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行第二导电类型的重掺杂注入形成阱区接触区的步骤。
[0056]进一步的改进是，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型;或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0057]本发明通过在漂移区中设置呈由外延层围成的封闭式结构的第一沟槽并在第一沟槽中填充多晶硅埋层，且将导通区中的各第一沟槽和各第一沟槽之间的外延层设置成交替排列的结构，各多晶硅埋层能在器件反向偏置时对邻近的外延层进行横向耗尽从而能降低沟道区和漂移区的PN结的电场斜率，从而能大幅度提高击穿电压，另外，在保证具有较高击穿电压的同时，能够降低漂移区的电阻，从而能降低器件的导通电阻，大大提升器件的性會K。
【附图说明】
[0058]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0059]图1是现有沟槽栅功率MOSFET结构示意图；
[0060]图2是本发明实施例沟槽栅功率MOSFET的结构示意图；
[0061]图3A-图3M是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图。
【具体实施方式】
[0062]如图2所示，是本发明实施例沟槽栅功率MOSFET的结构示意图；本发明实施例沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，所述沟槽栅功率MOSFET的导通区中包括:
[0063]第一导电类型的半导体衬底I，在所述半导体衬底I表面形成有第一导电类型的外延层2 ο较佳为，所述半导体衬底I为硅衬底，所述外延层2为硅外延层2。
[0064]沟道区6，由形成于所述外延层2表面的第二导电类型的阱区6组成。
[0065]漂移区由所述沟道区6底部的所述外延层2组成。
[0066]在所述漂移区中形成有第一沟槽301，所述第一沟槽301呈由所述外延层2围成的封闭式结构，在所述第一沟槽301中填充有多晶硅埋层4，在所述多晶硅埋层4和所述第一沟槽301的侧面、底部和顶部的所述外延层2之间隔离有隔离介质层3;其中，位于所述第一沟槽301顶部的隔离介质层单独用标记3a标出。较佳为，所述隔离介质层3为场氧化层，由于所述外延层2为硅外延层，故场氧化层为场氧化硅层。
[0067]所述导通区中的各所述第一沟槽301和各所述第一沟槽301之间的所述外延层2呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层4用于对所述外延层2进行横向耗尽从而能降低所述沟道区6和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。本发明实施例中，通过匹配所述第一沟槽301的间距、所述第一沟槽301侧面的所述隔离介质层3的厚度以及所述外延层2的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层4对各所述第一沟槽301间的所述外延层2完全耗尽。
[0068]所述导通区中各所述元胞的栅极结构包括:
[0069]第二沟槽，所述第二沟槽穿过所述沟道区6。
[0070]在所述第二沟槽的底部表面形成有底部介质层，在所述第二沟槽的侧面形成有栅介质层。较佳为，所述底部介质层和所述栅介质层都为氧化层，由于所述外延层2为硅外延层，故氧化层为氧化硅层。
[0071]多晶硅填充于形成有所述底部介质层和所述栅介质层的所述第二沟槽中并组成多晶硅栅5。
[0072]所述导通区中各所述元胞还包括:
[0073]源区7，由形成于所述阱区6表面的第一导电类型的重掺杂区组成。
[0074]层间膜8、接触孔9和正面金属层11，由所述正面金属层11图形化形成源极和栅极；所述源极通过接触孔9和所述源区7接触，所述栅极通过接触孔9和所述多晶硅栅5接触。在和所述源区7相接触的接触孔9的底部形成有第二导电类型的重掺杂的阱区接触区10。
[0075]漏区，由形成于所述半导体衬底I背面的第一导电类型的重掺杂区组成，在所述漏区的背面形成有背面金属层并作为漏极。
[0076]本发明实施例中，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中，也能为:所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0077]本发明实施例中，在所述沟槽栅功率MOSFET的导通区的外侧还包括多晶硅埋层引出区，所述多晶硅埋层引出区中的沟槽30Ia和第一沟槽301相连通，在沟槽30Ia中填充有多晶硅4a，多晶硅4a和多晶硅埋层4相连接，多晶硅4a和沟槽301a的侧面和底部表面直接隔离有隔离介质层如场氧化层。在多晶硅4a的顶部通过接触孔9连接到正面金属层11形成的源极。
[0078]如图3A至图3M所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图。本发明实施例沟槽栅功率MOSFET的制造方法，其特征在于，沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，沟槽栅功率MOSFET的导通区中的结构形成步骤包括:
[0079]步骤一、如图3A所示，提供具有第一导电类型的半导体衬底I，在所述半导体衬底I表面形成有第一导电类型的外延层2。较佳为，所述半导体衬底I为硅衬底，所述外延层2为娃外延层2。
[0080]步骤二、在所述外延层2中形成呈由所述外延层2围成的封闭式结构的第一沟槽301，在所述第一沟槽301中填充有多晶硅埋层4，在所述多晶硅埋层4和所述第一沟槽301的侧面、底部和顶部的所述外延层2之间隔离有隔离介质层3。
[0081 ]包括如下分步骤形成具有封闭式结构的所述第一沟槽301:
[0082]步骤21、如图3B所示，在所述外延层2表面形成硬质掩模层201;采用光刻工艺形成的光刻胶图形202定义出第一沟槽301的形成区域。较佳为，硬质掩模层201为氧化硅加氮化硅组成的双层膜结构。
[0083]如图3C所示，对所述第一沟槽301的形成区域的所述硬质掩模层201进行刻蚀形成所述硬质掩模层201的开口图形，之后去除光刻胶图形202。
[0084]如图3D所示，以在所述第一沟槽301的形成区域具有开口图形的所述硬质掩模层201为掩模对所述外延层2进行刻蚀形成顶部开口的所述第一沟槽301。本发明实施例方法中，在所述沟槽栅功率MOSFET的导通区的外侧还包括多晶硅埋层引出区，多晶硅埋层引出区和导通区的结构集成在一起实现。在形成导通区中的所述第一沟槽301的同时，在多晶硅埋层引出区中形成沟槽301a。
[0085]步骤22、如图3E所示，在所述第一沟槽301的侧面和底部表面形成隔离介质层3。较佳为，所述隔离介质层3为场氧化层。
[0086]步骤23、如图3F所示，进行多晶硅淀积将形成有所述隔离介质层3的所述第一沟槽301完全填充即填充多晶娃4。沟槽301a中的多晶娃单独用标记4a表不。
[0087]步骤24、如图3G所示，对所述第一沟槽301中的多晶硅4进行回刻，该回刻工艺将位于封闭式结构的所述第一沟槽301的顶部的多晶硅4去除由回刻后的多晶硅4组成所述多晶硅埋层4。本发明实施例方法中，沟槽301a不需要形成封闭式结构，而是要形成顶部开口的结构，故在进行多晶硅4的回刻到和外延层2表面相平之后需要采用光刻胶图形203将多晶硅埋层引出区保护。
[0088]如图3H所示，对所述第一沟槽301中的所述隔离介质层3进行回刻，该回刻工艺将位于封闭式结构的所述第一沟槽301的顶部的所述隔离介质层3去除。
[0089]如图31所示，去除所述光刻胶图形203。
[0090]步骤25、在所述多晶硅埋层4顶部形成封闭式结构的所述第一沟槽301的顶部的隔离介质层3a。包括分步骤:
[0091]如图3J所示，首先采用淀积加化学机械研磨(CMP)工艺形成介质层204将所述第一沟槽301完全填充。CMP以硬质掩模层201为终点。
[0092]如图3K所示，对所述介质层204进行回刻形成所需厚度的隔离介质层3a。
[0093]步骤26、如图3K所示，进行外延生长在所述第一沟槽301顶部中填充外延层205，该填充的外延层205和所述第一沟槽301外的外延层2形成一个整体，外延层2填充后使所述第一沟槽301呈封闭式结构。
[0094]如图311所示，进行CMP，该CMP将所述硬质掩模层201表面的外延层205去除，之后在去除所述硬质掩模层201直至所述外延层2表面。
[0095]步骤三、如图2所示，在所述外延层2表面形成第二导电类型的阱区6并由所述阱区6组成沟道区6，漂移区由所述沟道区6底部的所述外延层2组成，所述第一沟槽301位于所述漂移区中。
[0096]所述导通区中的各所述第一沟槽301和各所述第一沟槽301之间的所述外延层2呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层4用于对所述外延层2进行横向耗尽从而能降低所述沟道区6和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。通过匹配所述第一沟槽301的间距、所述第一沟槽301侧面的所述隔离介质层3的厚度以及所述外延层2的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层4对各所述第一沟槽301间的所述外延层2完全耗尽。
[0097]还包括如下形成所述导通区中各所述元胞的栅极结构的步骤:
[0098]步骤四、形成第二沟槽，所述第二沟槽穿过所述沟道区6。
[0099]步骤五、在所述第二沟槽的底部表面形成底部介质层，在所述第二沟槽的侧面形成栅介质层。较佳为，所述底部介质层和所述栅介质层都为氧化层。
[0100]步骤六、进行多晶硅淀积将形成有所述底部介质层和所述栅介质层的所述第二沟槽完全填充并由填充于所述第二沟槽中的多晶硅组成多晶硅栅5。
[0101]上述形成所述元胞的栅极结构的步骤四至六位于形成步骤三的形成所述阱区6之前或之后。
[0102]所述导通区中各所述元胞还包括如下形成步骤:
[0103]步骤七、进行第一导电类型的重掺杂的源注入在所述阱区6表面形成源区7。
[0104]步骤八、在所述半导体衬底I正面形成层间膜8、接触孔9和正面金属层11，对所述正面金属层11进行光刻刻蚀形成源极和栅极，所述源极通过接触孔9和所述源区7，所述栅极通过接触孔9和所述多晶硅栅5接触。
[0105]步骤八中所述接触孔9的开口形成后、金属填充前，还包括在和所述源区7相接触的接触孔9的底部进行第二导电类型的重掺杂注入形成阱区接触区10的步骤。
[0106]步骤九、对所述硅衬底背面进行减薄并形成第一导电类型的重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
[0107]本发明实施例方法中，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中，也能为:所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0108]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种沟槽栅功率MOSFET，其特征在于，沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，所述沟槽栅功率MOSFET的导通区中包括: 第一导电类型的半导体衬底，在所述半导体衬底表面形成有第一导电类型的外延层； 沟道区，由形成于所述外延层表面的第二导电类型的阱区组成； 漂移区由所述沟道区底部的所述外延层组成； 在所述漂移区中形成有第一沟槽，所述第一沟槽呈由所述外延层围成的封闭式结构，在所述第一沟槽中填充有多晶硅埋层，在所述多晶硅埋层和所述第一沟槽的侧面、底部和顶部的所述外延层之间隔离有隔离介质层； 所述导通区中的各所述第一沟槽和各所述第一沟槽之间的所述外延层呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层用于对所述外延层进行横向耗尽从而能降低所述沟道区和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。2.如权利要求1所述的沟槽栅功率MOSFET，其特征在于:所述导通区中各所述元胞的栅极结构包括: 第二沟槽，所述第二沟槽穿过所述沟道区； 在所述第二沟槽的底部表面形成有底部介质层，在所述第二沟槽的侧面形成有栅介质层； 多晶硅填充于形成有所述底部介质层和所述栅介质层的所述第二沟槽中并组成多晶娃栅。3.如权利要求1或2所述的沟槽栅功率MOSFET，其特征在于:所述半导体衬底为硅衬底，所述外延层为娃外延层。4.如权利要求3所述的沟槽栅功率MOSFET，其特征在于:所述隔离介质层为场氧化层。5.如权利要求2所述的沟槽栅功率MOSFET，其特征在于:所述底部介质层和所述栅介质层都为氧化层。6.如权利要求1所述的沟槽栅功率M0SFET，其特征在于:通过匹配所述第一沟槽的间距、所述第一沟槽侧面的所述隔离介质层的厚度以及所述外延层的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层对各所述第一沟槽间的所述外延层完全耗尽。7.如权利要求2所述的沟槽栅功率MOSFET，其特征在于:所述导通区中各所述元胞还包括: 源区，由形成于所述阱区表面的第一导电类型的重掺杂区组成； 层间膜、接触孔和正面金属层，由所述正面金属层图形化形成源极和栅极;所述源极通过接触孔和所述源区接触，所述栅极通过接触孔和所述多晶硅栅接触； 漏区，由形成于所述半导体衬底背面的第一导电类型的重掺杂区组成，在所述漏区的背面形成有背面金属层并作为漏极。8.如权利要求7所述的沟槽栅功率MOSFET，其特征在于:在和所述源区相接触的接触孔的底部形成有第二导电类型的重掺杂的阱区接触区。9.如权利要求1或2或5或6或7或8所述的沟槽栅功率MOSFET，其特征在于:所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。10.一种沟槽栅功率MOSFET的制造方法，其特征在于，沟槽栅功率MOSFET的导通区由多个原胞周期性排列组成，沟槽栅功率MOSFET的导通区中的结构形成步骤包括: 步骤一、提供具有第一导电类型的半导体衬底，在所述半导体衬底表面形成有第一导电类型的外延层； 步骤二、在所述外延层中形成呈由所述外延层围成的封闭式结构的第一沟槽，在所述第一沟槽中填充有多晶硅埋层，在所述多晶硅埋层和所述第一沟槽的侧面、底部和顶部的所述外延层之间隔离有隔离介质层； 步骤三、在所述外延层表面形成第二导电类型的阱区并由所述阱区组成沟道区，漂移区由所述沟道区底部的所述外延层组成，所述第一沟槽位于所述漂移区中； 所述导通区中的各所述第一沟槽和各所述第一沟槽之间的所述外延层呈交替排列的结构，在所述沟槽栅功率MOSFET反向偏置时各所述多晶硅埋层用于对所述外延层进行横向耗尽从而能降低所述沟道区和所述漂移区的PN结的电场斜率，从而提高器件的反向击穿耐压并降低导通电阻。11.如权利要求1O所述的沟槽栅功率MOSFET的制造方法，其特征在于:步骤二中包括如下分步骤形成具有封闭式结构的所述第一沟槽: 步骤21、在所述外延层表面形成硬质掩模层;采用光刻工艺定义出第一沟槽的形成区域;依次对所述第一沟槽的形成区域的所述硬质掩模层和所述外延层进行刻蚀形成顶部开口的所述第一沟槽； 步骤22、在所述第一沟槽的侧面和底部表面形成隔离介质层； 步骤23、进行多晶硅淀积将形成有所述隔离介质层的所述第一沟槽完全填充； 步骤24、依次对所述第一沟槽中的多晶硅和所述隔离介质层进行回刻，该回刻工艺将位于封闭式结构的所述第一沟槽的顶部的多晶硅和所述隔离介质层都去除并由回刻后的多晶硅组成所述多晶硅埋层； 步骤25、在所述多晶硅埋层顶部形成封闭式结构的所述第一沟槽的顶部的隔离介质层； 步骤26、进行外延生长在所述第一沟槽顶部中填充外延层，该填充的外延层和所述第一沟槽外的外延层形成一个整体，外延层填充后使所述第一沟槽呈封闭式结构。12.如权利要求10所述的沟槽栅功率MOSFET的制造方法，其特征在于，还包括如下形成所述导通区中各所述元胞的栅极结构的步骤: 步骤四、形成第二沟槽，所述第二沟槽穿过所述沟道区； 步骤五、在所述第二沟槽的底部表面形成底部介质层，在所述第二沟槽的侧面形成栅介质层； 步骤六、进行多晶硅淀积将形成有所述底部介质层和所述栅介质层的所述第二沟槽完全填充并由填充于所述第二沟槽中的多晶硅组成多晶硅栅； 上述形成所述元胞的栅极结构的步骤四至六位于形成步骤三的形成所述阱区之前或之后。13.如权利要求1O或11或12所述的沟槽栅功率MOSFET的制造方法，其特征在于:所述半导体衬底为娃衬底，所述外延层为娃外延层。14.如权利要求13所述的沟槽栅功率MOSFET的制造方法，其特征在于:所述隔离介质层为场氧化层。15.如权利要求12所述的沟槽栅功率MOSFET的制造方法，其特征在于:所述底部介质层和所述栅介质层都为氧化层。16.如权利要求10所述的沟槽栅功率MOSFET的制造方法，其特征在于:通过匹配所述第一沟槽的间距、所述第一沟槽侧面的所述隔离介质层的厚度以及所述外延层的掺杂浓度使得在器件反向偏置时各所述多晶硅埋层对各所述第一沟槽间的所述外延层完全耗尽。17.如权利要求12所述的沟槽栅功率MOSFET的制造方法，其特征在于:所述导通区中各所述元胞还包括如下形成步骤: 步骤七、进行第一导电类型的重掺杂的源注入在所述阱区表面形成源区； 步骤八、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区，所述栅极通过接触孔和所述多晶硅栅接触； 步骤九、对所述硅衬底背面进行减薄并形成第一导电类型的重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。18.如权利要求17所述的沟槽栅功率MOSFET的制造方法，其特征在于:步骤八中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行第二导电类型的重掺杂注入形成阱区接触区的步骤。19.如权利要求10或11或12或15或16或17或18所述的沟槽栅功率MOSFET的制造方法，其特征在于:所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
【文档编号】H01L29/78GK106024894SQ201610374736
【公开日】2016年10月12日
【申请日】2016年5月31日
【发明人】柯行飞, 缪进征
【申请人】上海华虹宏力半导体制造有限公司