沟槽功率器件及制作方法
【专利摘要】本发明揭示了一种沟槽功率器件及制作方法。本发明提供的一种沟槽功率器件及制作方法，通过将第一沟槽和第二沟槽顶部的栅极材料层氧化形成第二氧化层，并在第一沟槽和第二沟槽中栅极材料层顶部侧面留有阻止层，在第二沟槽中栅极材料层顶部两侧留有部分第二氧化层，再通过形成侧墙，从而使整个槽栅结构均被保护住，同时还减少了介质层淀积的步骤及该步骤产生的表面不平坦化，减少接触孔光刻层次，在现有光刻设备条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽产品自对准功能，降低生产成本，使产品的参数和可靠性满足要求。
【专利说明】
沟槽功率器件及制作方法
技术领域
[0001] 本发明涉及半导体设备领域，特别是涉及一种沟槽功率器件及制作方法。
【背景技术】
[0002] 功率器件可分为功率1C(集成电路)器件和功率分立器件两类，功率分立器件又包 括功率M0SFET(金属-氧化物半导体场效应晶体管）、大功率晶体管和IGBT(绝缘栅双极型晶 体管)等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大 功率、高性能成为了主要的发展趋势。以平面工艺M0SFET器件为例，由于其本身体内JFET (结型场效应晶体管)寄生电阻的限制，单个原胞的面积减小有限，这样就使增加原胞密度 变得很困难，很难使平面工艺M0SFET的导通电阻(RDS0N)进一步减小。沟槽工艺由于将沟道 从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上 可增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟 道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的 管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。
[0003] 随着半导体技术的发展，为了实现更低的成本优势以及最小线宽持续变小，现有 典型的沟槽功率器件中沟槽和接触孔的线宽变小，Pi tch (节距)宽度同时压缩，使得接触孔 和栅极沟槽间的间距变窄，此时如果接触孔的线宽做不到足够小，对偏精度就不能满足余 量要求，进而出现对偏等工艺问题，将会直接导致器件的结构难以实现，进而导致Vth(阈值 电压）、BVds(漏源击穿电压）、Rdson甚至GS短路(栅源短路)等参数异常，形成可靠性风险。
[0004] 图1所示为现有技术中沟槽功率器件中M0SFET在光刻设备极限能力下容易出现的 问题示意图。其中，A区域代表的是接触孔4的正常形貌，此时接触孔4在半导体衬底1表面形 成的线宽为d 1，接触孔4与其相邻的沟槽5的间距分别为a 1和a2。当d 1的宽度在光刻设备的 能力范围内时，其接触孔4不会出现曝光不足、分辨率不佳等导致的形貌问题。当设备套刻 能力较佳的情况下，al和a2均能满足产品设计的对偏余量范围，|al_a2|越小越好，当al_a2 =〇时，说明对准精度最佳，套刻能力最佳。
[0005] B区域代表的是当接触孔4的光刻线宽按设备极限能力设计但仍然不满足预定的 线宽设计要求，最终使接触孔4和沟槽5内的栅氧3、多晶硅2将要接触甚至已经接触上时的 异常形貌。此时接触孔4在半导体衬底1表面形成的线宽为d2,接触孔4与其相邻的沟槽5的 间距分别为bl和b2。当bl和b2均小于产品允许的间距要求时，会出现Vth、BVds、Rdson等参 数异常，存在可靠性风险。当bl和b2已经无限小甚至为负数时候，接触孔4已经和沟槽5内的 栅氧3、多晶硅2接触，会出现GS短路等参数异常。这是典型的线宽偏大、设备能力不能满足 产品更小尺寸加工的失效情况。
[0006] C区域代表的是当接触孔4的光刻线宽满足小线宽要求，但光刻设备套刻能力不能 满足产品结构要求，最终使接触孔4不在左右沟槽5的中间导致参数异常的结构形貌。此时 接触孔4在半导体衬底1表面形成的线宽为d3,接触孔4与其相邻的沟槽5的间距分别为cl和 c2,其中，cl远大于产品设计的对偏余量范围，c2又小于产品设计的对偏余量范围甚至接触 孔4无限接近沟槽5内的栅氧3、多晶硅2，也容易出现Vth、BVds、Rdson甚至GS短路等参数异 常。这是典型的光刻设备线宽能力正常但套刻精度不能满足产品更小尺寸的失效情况。如 果在C区域中，cl和c2均在产品设计的对偏范围内则可以避免各种失效。
[0007] 因此，如何在现有光刻设备条件下实现更小线宽，保证接触孔到槽栅结构的间距， 从而使接触孔与沟槽套刻有足够的余量，从而实现更小线宽的器件结构的生产，同时使产 品的参数和可靠性满足要求，是本技术领域人员所要研究的内容。
【发明内容】
[0008] 本发明的目的在于提供一种沟槽功率器件及制作方法，保护槽栅结构，在现有光 刻设备条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽和 更大的套刻余量产品的生产，使产品的参数和可靠性满足要求。
[0009] 为解决上述技术问题，本发明提供一种沟槽功率器件的制作方法，包括：
[0010] 提供半导体衬底；
[0011] 在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层；
[0012] 刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体衬底以形 成第一沟槽和第二沟槽；
[0013] 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；
[0014] 在所述第一沟槽及第二沟槽中形成栅极材料层，所述栅极材料层顶端与所述第三 阻止层顶端齐平；
[0015] 氧化栅极材料层，使得所述栅极材料层表面形成第二氧化层；
[0016] 去除第一沟槽外侧及第一沟槽和第二沟槽之间的部分第三阻止层和部分第二阻 止层，暴露出第一阻止层，所述第一沟槽的栅极材料层被第二氧化层、剩余的第三阻止层和 剩余的第二阻止层围绕，去除第二沟槽中第二氧化层的中间部分，暴露出栅极材料层；
[0017] 在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
[0018] 在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；
[0019] 紧靠所述剩余的第三阻止层的侧壁和剩余的第二阻止层的侧壁形成第一侧墙，紧 靠所述第二沟槽中剩余的第二氧化层的侧壁形成第二侧墙；
[0020] 刻蚀暴露出的第一阻止层至半导体衬底中，并刻蚀暴露出的栅极材料层形成接触 孔；以及
[0021 ]在所述接触孔底部形成P型区。
[0022] 可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层、第二阻止层及第 三阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。
[0023] 可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的厚度为 100A-800A,所述第二阻止层的厚度为100A-2000A，所述第三阻止层的厚度为 丨 00A-20000A。
[0024] 可选的，对于所述的沟槽功率器件的制作方法，剩余的第三阻止层和剩余的第二 阻止层的宽度皆为大于等于O.lym，所述第二沟槽中剩余的第二氧化层的宽度为大于等于 0· Ιμπ?ο
[0025] 可选的，对于所述的沟槽功率器件的制作方法，所述第一沟槽的宽度为0.05μπι-1μ m，深度为Ο. Ιμηι-ΙΟμηι;所述第二沟槽的宽度为0.5μηι-5μηι，深度为0.1μηι-50μηι。
[0026] 可选的，对于所述的沟槽功率器件的制作方法，在形成第一沟槽和第二沟槽之后， 在生长栅介电层之前，还包括：
[0027] 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层； [0028]去除所述第一氧化层。
[0029] 可选的，对于所述的沟槽功率器件的制作方法，采用湿法氧化工艺形成所述第二 氧化层。
[0030] 可选的，对于所述的沟槽功率器件的制作方法，所述第二氧化层厚度为 3〇οοΑ-ιοοοοΑ〇
[0031] 可选的，对于所述的沟槽功率器件的制作方法，采用干法刻蚀去除相邻第一沟槽 及第一沟槽和第二沟槽之间的部分第三阻止层和部分第二阻止层，以及第二沟槽中第二氧 化层的中间部分。
[0032] 可选的，对于所述的沟槽功率器件的制作方法，紧靠所述剩余的第三阻止层的侧 壁和剩余的第二阻止层的侧壁形成第一侧墙，紧靠第二沟槽中剩余的第二氧化层的侧壁形 成第二侧墙包括：
[0033] 在剩余的第三阻止层和剩余的第二阻止层之间及第二沟槽中剩余的第二氧化层 之间形成第四阻止层；
[0034] 回刻所述第四阻止层，以形成所述第一侧墙和第二侧墙。
[0035] 可选的，对于所述的沟槽功率器件的制作方法，所述第四阻止层的厚度为 500QA-I2000A。
[0036] 可选的，对于所述的沟槽功率器件的制作方法，所述回刻为采用各项同性干法刻 蚀。
[0037] 可选的，对于所述的沟槽功率器件的制作方法，所述第一侧墙和第二侧墙具有圆 滑侧壁且呈上窄下宽状结构。
[0038] 可选的，对于所述的沟槽功率器件的制作方法，所述接触孔的深度小于等于Ιμπι。
[0039] 可选的，对于所述的沟槽功率器件的制作方法，在所述接触孔底部形成Ρ型区之 后，还包括：
[0040] 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔;以及 [0041 ]在所述金属层上形成钝化层。
[0042] 可选的，对于所述的沟槽功率器件的制作方法，所述金属层的材料为钛、氮化钛、 娃化钛、妈、错、娃化错、铜娃错合金、铜或镍。
[0043] 本发明提供一种沟槽功率器件，包括：
[0044] 半导体衬底；
[0045] 位于所述半导体衬底上的第一阻止层；
[0046] 位于所述第一阻止层上的第二阻止层；
[0047]位于所述第二阻止层上的第三阻止层；
[0048]贯穿所述第三阻止层、第二阻止层、第一阻止层并延伸至所述半导体衬底中的第 一沟槽和第二沟槽；
[0049]位于所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁的栅介电层；
[0050]位于所述第一沟槽和第二沟槽中的栅极材料层；
[0051 ]位于所述栅极材料层上的第二氧化层；
[0052]位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱；
[0053]位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区；
[0054]位于所述第一阻止层上、紧靠所述第二阻止层的侧壁及第三阻止层的侧壁的第一 侦墙；
[0055] 位于所述第二沟槽中栅极材料层上、紧靠所述第二氧化层的侧壁的第二侧墙；
[0056] 接触孔，所述接触孔位于所述第一沟槽两侧贯穿所述第一阻止层并延伸至所述半 导体衬底中，以及位于所述第二沟槽中延伸至所述栅极材料层中；
[0057]位于所述接触孔底部的P型区。
[0058]可选的，对于所述的沟槽功率器件，所述第一阻止层、第二阻止层及第三阻止层的 材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。
[0059] 可选的，对于所述的沟槽功率器件，所述第一阻止层的厚度为丨00A-800A，所述 第二阻止层的厚度为100A-2000A，所述第三阻止层的厚度为100A-20000A。
[0060] 可选的，对于所述的沟槽功率器件，所述第三阻止层和第二阻止层的宽度皆为大 于等于0. ΙμL?，所述第二沟槽中的第二氧化层的宽度为大于等于0. Ιμπι。
[0061] 可选的，对于所述的沟槽功率器件，所述第一沟槽的宽度为0.05μπι-1μπι，深度为 0 · 1μηι-10μηι;所述第二沟槽的宽度为 0 · 5μηι-5μηι，深度为 0 · 1μηι-50μηι。
[0062] 可选的，对于所述的沟槽功率器件，所述第二氧化层的厚度为soooA-iooooA。
[0063] 可选的，对于所述的沟槽功率器件，所述第一侧墙和第二侧墙具有圆滑侧壁且呈 上窄下宽状结构。
[0064] 可选的，对于所述的沟槽功率器件，所述接触孔位于所述半导体衬底中的深度小 于等于lWn〇
[0065] 可选的，对于所述的沟槽功率器件，还包括：
[0066] 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔;以及 [0067]位于所述金属层上的钝化层。
[0068]与现有技术相比，本发明提供的一种沟槽功率器件及制作方法，通过将第一沟槽 和第二沟槽顶部的栅极材料层氧化形成第二氧化层，并在第一沟槽和第二沟槽中栅极材料 层顶部侧面留有阻止层，在第二沟槽中栅极材料层顶部两侧留有部分第二氧化层，再通过 形成侧墙，从而使整个槽栅结构均被保护住，同时还减少了介质层淀积的步骤及该步骤产 生的表面不平坦化，减少接触孔光刻层次，在现有光刻设备条件下使槽栅结构在加工工艺 中不受到接触孔不稳定工艺的影响，实现更小线宽产品自对准功能，降低生产成本，使产品 的参数和可靠性满足要求。
【附图说明】
[0069]图1为现有技术中沟槽功率器件中M0SFET在光刻设备极限能力下容易出现的问题 示意图；
[0070] 图2为本发明一实施例中的沟槽功率器件制作方法的流程图；
[0071] 图3-12为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
【具体实施方式】
[0072] 下面将结合示意图对本发明的沟槽功率器件及制作方法进行更详细的描述，其中 表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍 然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。
[0073] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0074] 本发明提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括： [0075]步骤SI 1、提供半导体衬底；
[0076]步骤S12、在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层； [0077]步骤S13、刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体 衬底以形成第一沟槽和第二沟槽；
[0078]步骤S14、在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅 介电层；
[0079]步骤S15、在所述第一沟槽及第二沟槽中形成栅极材料层，所述栅极材料层顶端与 所述第三阻止层顶端齐平；
[0080] 步骤S16、氧化栅极材料层，使得所述栅极材料层表面形成第二氧化层；
[0081] 步骤S17、去除第一沟槽外侧及第一沟槽和第二沟槽之间的部分第三阻止层和部 分第二阻止层，暴露出第一阻止层，所述第一沟槽的栅极材料层被第二氧化层、剩余的第三 阻止层和剩余的第二阻止层围绕，去除第二沟槽中第二氧化层的中间部分，暴露出栅极材 料层；
[0082] 步骤S18、在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
[0083]步骤S19、在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区； [0084]步骤S20紧靠所述剩余的第三阻止层的侧壁和剩余的第二阻止层的侧壁形成第一 侧墙，紧靠所述第二沟槽中剩余的第二氧化层的侧壁形成第二侧墙；
[0085] 步骤S21、刻蚀暴露出的第一阻止层至半导体衬底中，并刻蚀暴露出的栅极材料层 形成接触孔；以及
[0086] 步骤S22、在所述接触孔底部形成P型区。
[0087] 下面请结合图2及图3-12对本发明的沟槽功率器件及制作方法进行详细介绍。 [0088]首先，执行步骤S11，如图3所示，提供半导体衬底20。优选的，所述半导体衬底20可 以是硅衬底、锗硅衬底、m-v族元素化合物衬底或本领域技术人员公知的其他半导体材料 衬底，本实施例中采用的是硅衬底。进一步的，本实施例中采用的硅衬底可以形成有M0SFET (金属氧化物半导体场效应晶体管）、IGBT(绝缘栅场效应晶体管）、肖特基二极管等半导体 器件。所述半导体衬底20还可以根据所需产品的特性进行一定杂质量的N型和P型掺杂。 [0089]接着，执行步骤S12,在所述半导体衬底20上依次形成第一阻止层21、第二阻止层 22及第三阻止层23。所述在半导体衬底20上形成的第一阻止层21、第二阻止层22及第三阻 止层23可采用氧化或淀积等手段形成。例如，所述第一阻止层21、第二阻止层22及第三阻止 层23的材料可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等的一种或多种组合。较佳的，所述 第一阻止层的厚度为100A-800A，所述第二阻止层的厚度为100A-2000A,所述第三阻止 层的厚度为100A-20000A.
[0090] 接着，执行步骤S13,刻蚀所述第三阻止层23、第二阻止层22、第一阻止层21以及部 分厚度的半导体衬底20，即刻蚀刻蚀所述第三阻止层23至所述半导体衬底20中，以形成第 一沟槽241和第二沟槽242。请参考图4,第一沟槽241所在区域为第一窗口区24a，第二沟槽 242所在区域为第二窗口区24b。所述第一窗口区24a指的是功率器件的原胞区，第二窗口区 24b指的是功率器件的终端区。
[0091] 本步骤S13通过光刻选择性打开窗口，采用光刻胶做掩蔽，将打开的窗口区从上往 下刻蚀尽所述第三阻止层23、第二阻止层21及第一阻止层21后，再继续深入刻蚀半导体衬 底20,以形成具有一定宽度和深度的第一沟槽241和第二沟槽242。其中，所述第一沟槽241 和第二沟槽242的布局可依据产品结构而设计，所述第一沟槽241和第二沟槽242的宽度可 根据产品结构和工艺能力来确定，深度可根据产品的耐压等参数来确定。
[0092]进一步的，在本实施例中，形成的第一沟槽241和第二沟槽242的宽度均在0.05μπι-5μηι之间，深度均在0 · 1μηι-50μηι之间。具体的，对于第一窗口区24a中的第一沟槽241，其宽度 L1可根据产品导通密度决定，最小线宽可大于等于设备的极限能力，L1可以为0.05μηι-1μηι; 深度hi可根据产品的耐压等参数来确定，hi可以为0.1-10μπι。对于第二窗口区24b中的第二 沟槽242,考虑到其槽内将填充多晶硅，宽度需要满足承载高压、大电流的需求，因此宽度较 宽，部分结构上还需要在之后槽内填充的多晶硅上设置引线孔，因此第二沟槽242的宽度L2 较第一沟槽221要宽，L2可以为0.5μπι-5μπι;在宽度较宽的情况下，根据刻蚀负载效应，相同 的刻蚀程序对大线宽区域刻蚀深度较深，因此正常情况下h2>hl，h2可以为0.1μπι-50μπι。需 要说明的是，并不能够简单的依据附图而得出第一沟槽241与第二沟槽242深度宽度一致的 结论。
[0093] 在步骤S13完成后，紧接着执行步骤S131，在1000°C-1200°C温度下氧化所述半导 体衬底20中所述第一沟槽241和第二沟槽242的侧壁和底壁形成第一氧化层（图中未示出）， 以对所述第一沟槽241和第二沟槽242的侧壁和底壁进行修复。所述第一氧化层的厚度范围 为 ιοΑ-?οοοοΑ。
[0094] 然后执行步骤S132,去除所述第一氧化层。可以采用Β0Ε腐蚀液或DHF(稀释的氢氟 酸)来进行去除。
[0095] 接着，执行步骤S14，如图5所示，本实施例中，在所述半导体衬底20中所述第一沟 槽241和第二沟槽242的侧壁和底壁上生长栅介电层25。具体的，所述栅介电层25采用掺氯 氧化（即含有氯、氧的氛围下进行氧化)形成，在温度范围为l〇〇〇°C-1200°C进行生长，以获 得厚度范围为50A-5000A的栅介电层25。所述栅介电层25的生长温度越高质量越好，掺氯 氧化可以有效减少栅介电层25中的杂质，提高栅介电层25的质量。
[0096]然后，执行步骤S15,在所述第一沟槽241及第二沟槽242中形成栅极材料层26,所 述栅极材料层26顶端与所述第三阻止层23顶端齐平。请参考图6,例如，所述栅极材料层26 可以为掺杂多晶硅层。可以先淀积不掺杂多晶硅，后采用离子注入对不掺杂多晶硅进行掺 杂;或者，先淀积不掺杂多晶硅，后采用磷预淀积工艺对其进行掺杂;再或者，采用边淀积多 晶硅边掺杂的原位掺杂方式。具体的，在本步骤S15中，待淀积完成后，还需去除淀积时产生 在所述第三阻止层表面上的栅极材料层26,并使所述第一沟槽241和第二沟槽242中的栅极 材料层26与所述第三阻止层表面齐平，这一过程可以采用具有各项同性的干法刻蚀来完 成。
[0097]然后，执行步骤S16,氧化栅极材料层26,使得所述栅极材料层26表面形成第二氧 化层27。如图7所示，采用湿法氧化工艺，使得所述栅极材料层26高于所述第二阻止层22的 一部分产生第二氧化层27,具体的，所述湿法氧化的温度为800°C-1000°C，所述第二氧化层 27为氧化硅层，厚度为3000A-丨0000入。
[0098]之后，执行步骤S17,去除第一沟槽241外侧及第一沟槽241和第二沟槽242之间的 部分第三阻止层23和部分第二阻止层22,暴露出第一阻止层21，所述第一沟槽的栅极材料 层26被第二氧化层27、剩余的第三阻止层23和剩余的第二阻止层22围绕，去除第二沟槽242 中第二氧化层27的中间部分，暴露出栅极材料层26。请参考图8，本步骤S17可以采用干法刻 蚀来完成，由此，形成第三窗口区28a和第四窗口区28b。
[0099]优选的，在刻蚀后，剩余的第三阻止层23和剩余的第二阻止层22的宽度皆为大于 等于O.lMi，所述第二沟槽242中剩余的第二氧化层27的宽度为大于等于0. Ιμπι。
[0100] 之后，执行步骤S18,请结合图9所示，在所述半导体衬底20中第一沟槽241和第二 沟槽242两侧形成P阱29a。具体的，在所述半导体衬底20中第一沟槽241两侧和第二沟槽242 两侧进行第一次离子注入和退火，形成P阱29a，所述P阱29a的结深深度小于第一沟槽241的 深度。所述第一次离子注入和退火为采用硼（B)离子零度角注入，注入能量为60KeV-150KeV，注入剂量 lE13/cm2-lE15/cm2,退火温度为 1000°C-1200°C。
[0101] 之后，执行步骤S19,请继续参考图9所示，在所述半导体衬底20中第一沟槽241和 第二沟槽242两侧所述P阱29a上形成N型区29b。具体的，可以是在所述半导体衬底20中第一 沟槽241两侧和第二沟槽242两侧进行第二次离子注入和退火，形成N型区29b，所述N型区 29b的结深深度h3为0.1μηι-0.5μηι。所述第二次离子注入和退火为采用磷(P)离子或砷(As) 离子零度角注入，注入能量为60KeV-150Kev，注入剂量lE14/cm 2-lE16/cm2，退火温度800°C-1100°C。由步骤S18和步骤S19的注入剂量可知，形成的N型区29b的掺杂浓度大于P阱29a的 掺杂浓度，因此所述N型区29b即为N型重掺杂区。
[0102]之后，执行步骤S20,紧靠所述剩余的第三阻止层23的侧壁和剩余的第二阻止层22 的侧壁形成第一侧墙301，紧靠所述第二沟槽241中剩余的第二氧化层27的侧壁形成第二侧 墙302。请参考图10,本步骤S20可以具体包括：
[0103] 步骤S201，在剩余的第三阻止层23和剩余的第二阻止层22之间及第二沟槽241中 剩余的第二氧化层27之间形成第四阻止层。优选的，所述第四阻止层的材料为二氧化硅、氮 化硅、氮氧化硅、多晶硅的一种或组合。在较佳选择中，所述第四阻止层的厚度为 5000A-I2000A,
[0104] 步骤S202,回刻所述第四阻止层，以形成所述第一侧墙301和第二侧墙302。所述回 刻可以是采用各项同性干法刻蚀进行，利用刻蚀阴影效应，获得具有圆滑侧壁且呈上窄下 宽状结构第一侧墙301和第二侧墙的302。
[0105] 由图10可见，所述步骤S20完成后，第一沟槽241中栅极材料层26露出半导体衬底 20表面的侧壁被第二阻止层22、第三阻止层23和第一侧墙301保护，同时顶部被第二氧化层 27保护住;第二沟槽242中栅极材料层26露出半导体衬底20表面的侧壁被第二阻止层22、第 三阻止层23和第一侧墙301保护，同时顶部两侧被第二氧化层27和第二侧墙302保护住。由 此，槽栅结构获得了保护，有利于提高产品的性能和可靠性。
[0106] 之后，执行步骤S21，刻蚀暴露出的第一阻止层21至半导体衬底中，并刻蚀暴露出 的栅极材料层26形成接触孔31。请参考图11，刻蚀出的接触孔31大致为倒梯形，即上宽下窄 状，从而实现更小线宽的器件结构的生产中后续膜层的填充。所述接触孔30位于所述半导 体衬底20中深度h4小于等于Ιμπι，例如为0.1μπι-1μπι。在接触孔31形成后，在原胞区形成第五 窗口区31a，在终端区形成第六窗口区31b。
[0107] 本步骤S21形成具有h4的深度，从而将已经掺杂成N型的半导体衬底刻蚀掉一部 分，使后续的P型注入能够穿透N型区。
[0108] 具体的，所述第五窗口区31a中开有接触孔31的区域为槽与槽间的源区，作为原胞 区的源端连接金属;所述第六窗口区31b中开有接触孔31的区域作为器件的耐压环或栅极 (Gate-PAD)端连接金属。
[0109] 进一步的，执行步骤S22,请继续参考图11，在所述接触孔31底部形成P型区31c。具 体的，进行第三次离子注入和退火，形成所述P型区31c。所述第三次离子注入为采用零度角 注入Bl 1或BF2，可以先注入Bl 1再注入BF2，注入能量为20KeV-100KeV，注入剂量为lE14/cm2-lE16/cm 2;采用炉管或快速退火在500°C_1000°C下进行退火。由步骤S18和步骤S22的注入 剂量可知，形成的P型区31c的掺杂浓度大于P阱29a的掺杂浓度，因此所述P型区31c即为P型 重掺杂区。
[011 0]进一步的，执行步骤S23，请参考图12，形成金属层32，所述金属层32填充所述接触 孔31。具体的，所述金属层32的材料可以为钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝 (A1)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物，其厚 度可以为?Μ?-8μηι。在金属层32形成后，执行一步刻蚀工艺，例如采用干法刻蚀，获得原胞区 的第七窗口区32a和终端区的第八窗口区32b。
[0111] 进一步的，还可以根据产品的需要增加钝化层保护，完成器件正面结构的加工，并 经过减薄、背金、划片等一系列后道工艺完成最终的器件结构。
[0112] 结合图3-图12可见，本发明获得的沟槽功率器件，包括：
[0113] 半导体衬底20;
[0114] 位于所述半导体衬底20上的第一阻止层21;
[0115] 位于所述第一阻止层21上的第二阻止层22;
[0116]位于所述第二阻止层22上的第三阻止层23;较佳的，所述第一阻止层21的厚度为 丨00A-800人，所述第二阻止层2 2的厚度为1 〇〇人-2〇00人，所述第三阻止层2 3的厚度为 丨00Α-20000.Λ，所述第三阻止层23和第二阻止层22的宽度皆为大于等于Ο.?μπι，所述第一 阻止层21、第二阻止层22及第三阻止层23的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的 一种或组合；
[0117] 贯穿所述第三阻止层23、第二阻止层22、第一阻止层21并延伸至所述半导体衬底 20中的第一沟槽241和第二沟槽242;较佳的，所述第一沟槽241的宽度为0.05μπι-1μπι，深度 为0 · 1μηι-10μηι;所述第二沟槽242 的宽度为0 · 5μηι-5μηι，深度为0 · 1μηι-50μηι;
[0118] 位于所述半导体衬底20中所述第一沟槽241和第二沟槽242的侧壁和底壁上的栅 介电层25;所述栅介电层25的厚度为5〇A-500〇A;.
[0119] 位于所述第一沟槽241和第二沟槽242中的栅极材料层26;
[0120] 位于所述栅极材料层26上的第二氧化层27,较佳的，所述第二氧化层27的厚度为 3000A-10000A;
[0121] 位于所述半导体衬底20中第一沟槽241和第二沟槽242两侧的P阱29a;
[0122] 位于所述半导体衬底20中第一沟槽241和第二沟槽242两侧所述P阱29a上的N型区 29b;所述N型区29b的结深深度小于所述P阱29a的深度，例如，所述N型区29b的结深深度为 0.1μπι-〇. 5μπι；
[0123] 位于所述第一阻止层21上、紧靠所述第二阻止层22的侧壁及第三阻止层23的侧壁 的第一侧墙301，所述第一侧墙301具有圆滑侧壁且呈上窄下宽状结构；
[0124] 位于所述第二沟槽241中栅极材料层26上、紧靠所述第二氧化层27的侧壁的第二 侧墙302,所述第二侧墙302具有圆滑侧壁且呈上窄下宽状结构；
[0125] 接触孔31，所述接触孔31位于所述第一沟槽241两侧贯穿所述第一阻止层21并延 伸至所述半导体衬底20中，以及位于所述第二沟槽242中延伸至所述栅极材料层26中，所述 接触孔31位于所述半导体衬底20中的深度小于等于Ιμπι;
[0126] 位于所述接触孔31底部的Ρ型区31c;
[0127] 位于所述半导体衬底20上的金属层32,所述金属层32填充所述接触孔31;较佳的， 所述金属层32的材料为钛（Ti)、氮化钛（TiN)、硅化钛（TiSi)、钨（W)、铝（A1)、硅化铝 (AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物；以及
[0128] 位于所述金属层32上的钝化层。
[0129] 由此，本发明提供的一种沟槽功率器件及制作方法，通过提供半导体衬底;在所述 半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层;刻蚀所述第三阻止层、第二 阻止层、第一阻止层以及部分厚度的半导体衬底以形成第一沟槽和第二沟槽;在所述半导 体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层;在所述第一沟槽及第二 沟槽中形成栅极材料层，所述栅极材料层顶端与所述第三阻止层顶端齐平;氧化栅极材料 层，使得所述栅极材料层表面形成第二氧化层;去除第一沟槽外侧及第一沟槽和第二沟槽 之间的部分第三阻止层和部分第二阻止层，暴露出第一阻止层，所述第一沟槽的栅极材料 层被第二氧化层、剩余的第三阻止层和剩余的第二阻止层围绕，去除第二沟槽中第二氧化 层的中间部分，暴露出栅极材料层;在所述半导体衬底中第一沟槽和第二沟槽两侧形成P 阱；在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；紧靠所述剩余的 第三阻止层的侧壁和剩余的第二阻止层的侧壁形成第一侧墙，紧靠所述第二沟槽中剩余的 第二氧化层的侧壁形成第二侧墙;刻蚀暴露出的第一阻止层至半导体衬底中，并刻蚀暴露 出的栅极材料层形成接触孔；以及在所述接触孔底部形成P型区。从而使整个槽栅结构均被 保护住，同时还减少了介质层淀积的步骤及该步骤产生的表面不平坦化，减少接触孔光刻 层次，在现有光刻设备条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响， 实现更小线宽产品自对准功能，降低生产成本，使产品的参数和可靠性满足要求。
[0130] 进一步的，本发明的一种沟槽功率器件结构及制作方法，可以运用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶体管、IGBT和肖特基等产品中。
[0131] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种沟槽功率器件的制作方法，包括： 提供半导体衬底； 在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层； 刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体衬底以形成第 一沟槽和第二沟槽； 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层； 在所述第一沟槽及第二沟槽中形成栅极材料层，所述栅极材料层顶端与所述第三阻止 层顶端齐平； 氧化栅极材料层，使得所述栅极材料层表面形成第二氧化层； 去除第一沟槽外侧及第一沟槽和第二沟槽之间的部分第三阻止层和部分第二阻止层， 暴露出第一阻止层，所述第一沟槽的栅极材料层被第二氧化层、剩余的第三阻止层和剩余 的第二阻止层围绕，去除第二沟槽中第二氧化层的中间部分，暴露出栅极材料层； 在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱； 在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区； 紧靠所述剩余的第三阻止层的侧壁和剩余的第二阻止层的侧壁形成第一侧墙，紧靠所 述第二沟槽中剩余的第二氧化层的侧壁形成第二侧墙； 刻蚀暴露出的第一阻止层至半导体衬底中，并刻蚀暴露出的栅极材料层形成接触孔； 以及 在所述接触孔底部形成P型区。2. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层、第二 阻止层及第三阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。3. 如权利要求1或2所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的 厚度为100A-800A,所述第二阻止层的厚度为100A-2000A,所述第三阻止层的厚度为 iooA-2〇oooA。4. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，剩余的第三阻止层和剩 余的第二阻止层的宽度皆为大于等于o.lym，所述第二沟槽中剩余的第二氧化层的宽度为 大于等于〇. lwn。5. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一沟槽的宽度为 0 · 05μηι-1μηι，深度为 0 · 1μηι-10μηι;所述第二沟槽的宽度为 0 · 5μηι-5μηι，深度为 0 · 1μηι-50μηι。6. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在形成第一沟槽和第二 沟槽之后，在生长栅介电层之前，还包括： 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层； 去除所述第一氧化层。7. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用湿法氧化工艺形成 所述第二氧化层。8. 如权利要求7所述的沟槽功率器件的制作方法，其特征在于，所述第二氧化层厚度为 3000Α-1000 OA09. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用干法刻蚀去除相邻 第一沟槽及第一沟槽和第二沟槽之间的部分第三阻止层和部分第二阻止层，以及第二沟槽 中第二氧化层的中间部分。10. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，紧靠所述剩余的第三 阻止层的侧壁和剩余的第二阻止层的侧壁形成第一侧墙，紧靠第二沟槽中剩余的第二氧化 层的侧壁形成第二侧墙包括： 在剩余的第三阻止层和剩余的第二阻止层之间及第二沟槽中剩余的第二氧化层之间 形成第四阻止层； 回刻所述第四阻止层，以形成所述第一侧墙和第二侧墙。11. 如权利要求10所述的沟槽功率器件的制作方法，其特征在于，所述第四阻止层的材 料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。12. 如权利要求10所述的沟槽功率器件的制作方法，其特征在于，所述第四阻止层的厚 度为 5000A-丨 2000A。13. 如权利要求10所述的沟槽功率器件的制作方法，其特征在于，所述回刻为采用各项 同性干法刻蚀。14. 如权利要求10所述的沟槽功率器件的制作方法，其特征在于，所述第一侧墙和第二 侧墙具有圆滑侧壁且呈上窄下宽状结构。15. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述接触孔的深度小 于等于lwn〇16. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述接触孔底部形 成P型区之后，还包括： 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及 在所述金属层上形成钝化层。17. -种沟槽功率器件，包括： 半导体衬底； 位于所述半导体衬底上的第一阻止层； 位于所述第一阻止层上的第二阻止层； 位于所述第二阻止层上的第三阻止层； 贯穿所述第三阻止层、第二阻止层、第一阻止层并延伸至所述半导体衬底中的第一沟 槽和第二沟槽； 位于所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上的栅介电层； 位于所述第一沟槽和第二沟槽中的栅极材料层； 位于所述栅极材料层上的第二氧化层； 位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱； 位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区； 位于所述第一阻止层上、紧靠所述第二阻止层的侧壁及第三阻止层的侧壁的第一侧 墙； 位于所述第二沟槽中栅极材料层上、紧靠所述第二氧化层的侧壁的第二侧墙； 接触孔，所述接触孔位于所述第一沟槽两侧贯穿所述第一阻止层并延伸至所述半导体 衬底中，以及位于所述第二沟槽中延伸至所述栅极材料层中； 位于所述接触孔底部的P型区。18. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一阻止层、第二阻止层及 第三阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。19. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一阻止层的厚度为 100A-800A，所述第二阻止层的厚度为100A-2000A,所述第三阻止层的厚度为 丨 00A-20000A。20. 如权利要求17所述的沟槽功率器件，其特征在于，所述第三阻止层和第二阻止层的 宽度皆为大于等于0. lym，所述第二沟槽中的第二氧化层的宽度为大于等于0. Ιμπι。21. 如权利要求19所述的沟槽功率器件，其特征在于，所述第一沟槽的宽度为0.05μπι-1 Mi，深度为0.1μηι-10μηι;所述第二沟槽的宽度为0.5μηι-5μηι，深度为0.1μηι-50μηι。22. 如权利要求17所述的沟槽功率器件，其特征在于，所述第二氧化层的厚度为 3000Α-1000 OA023. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一侧墙和第二侧墙具有圆 滑侧壁且呈上窄下宽状结构。24. 如权利要求17所述的沟槽功率器件，其特征在于，所述接触孔位于所述半导体衬底 中的深度小于等于Ιμπι。25. 如权利要求17所述的沟槽功率器件，其特征在于，还包括： 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔；以及 位于所述金属层上的钝化层。
【文档编号】H01L29/78GK106024898SQ201610556252
【公开日】2016年10月12日
【申请日】2016年7月12日
【发明人】杨彦涛, 邵凯, 夏志平, 赵金波, 李云飞
【申请人】杭州士兰集成电路有限公司